微 机 原 理 及 应 用杭州电子科技大学第2章-2-2： 8086的引脚信号和总线形成• 引脚信号学习时请特别关注以下几个方面：指引脚信号的定义、作用 ；通常采用英文单词或其 缩写表示信号从芯片向外输出 ，还是从外部输入芯 片，或者是双向的起作用的逻辑电平 高、低电平有效上 升、下降边沿有效输出正常的低电平、高 电平外，还可以输出高 阻的第三态⑶ 有效电平⑷ 三态能力⑵ 信号的流向⑴ 引脚的功能微 机 原 理 及 应 用杭州电子科技大学第2章-2-2：8086的两种组态模式• 两种组态构成两种不同规模的应用系统 • 最小组态模式 u构成小规模的应用系统 u8086本身提供所有的系统总线信号 • 最大组态模式 u构成较大规模的应用系统，例如可以接入数值 协处理器8087 u8086和总线控制器8288共同形成系统总线信号微 机 原 理 及 应 用杭州电子科技大学第2章-2-2：8086的两种组态模式（续）• 两种组态利用MN/MX*引脚区别u MN/MX*接高电平为最小组态模式 u MN/MX*接低电平为最大组态模式 • 两种组态下的内部操作并没有区别 u IBM PC/XT采用最大组态 u 本书以最小组态展开基本原理通常在信号名称加 上划线（如：MX）或星号（如：MX*） 表示低电平有效第2章-2-2：8086的引脚图1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 2040 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC AD15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 BHE* / S7 MN / MX* RD* HOLD (RQ*/ GT0*) HLDA (RQ1* /GT1*) WR* (LOCK*) M / IO* ( S2* ) DT / R* ( S1* ) DEN* ( S0 *) ALE (QS0) INTA* (QS1) TEST* READY RESET8086微 机 原 理 及 应 用杭州电子科技大学第2章-2-2：最小组态的引脚信号分类学习这40个引脚（总线）信号 n数据和地址引脚 n读写控制引脚 n中断请求和响应引脚 n总线请求和响应引脚 n其它引脚微 机 原 理 及 应 用杭州电子科技大学第2章-2-2：1. 数据和地址引脚AD15 ~ AD0（Address/Data）• 地址/数据分时复用引脚，双向、三态 • 在访问存储器或外设的总线操作周期中， 这些引脚在第一个时钟周期输出存储器或 I/O端口的低16位地址A15 ~ A0 • 其他时间用于传送16位数据D15 ~ D0微 机 原 理 及 应 用杭州电子科技大学第2章-2-2：1. 数据和地址引脚（续1）A19/S6 ~ A16/S3（Address/Status）• 地址/状态分时复用引脚，输出、三态• 这些引脚在访问存储器的第一个时钟周期 输出高4位地址A19 ~ A16• 在访问外设的第一个时钟周期全部输出低 电平无效 • 其他时间输出状态信号S6 ~ S3微 机 原 理 及 应 用杭州电子科技大学第2章-2-2：1. 数据和地址引脚（续2）BHE*/S7 （Bus High Enable/Status）• 总线高8位有效/状态引脚，输出、三态 • 在总线周期T1状态，BHE低电平有效，当 读写存储器或I/O端口以及中断响应时， BHE*与AD0配合表示当前总线使用情况 • 在总线周期T2~T4，S7输出状态信息，在 8086中S7未赋予实际意义/微 机 原 理 及 应 用杭州电子科技大学第2章-2：2. 读写控制引脚ALE（Address Latch Enable）• 地址锁存允许，输出、三态、高电平有效 • ALE引脚高有效时，表示复用引脚：AD15 ~ AD0和A19/S6 ~ A16/S3正在传送地址信息• 由于地址信息在这些复用引脚上出现的时 间很短暂，所以系统可以利用ALE引脚作 为地址锁存器8286的片选信号将地址锁存 起来微 机 原 理 及 应 用杭州电子科技大学第2章-2：2. 读写控制引脚（续1）M/IO*（Memory / Input and Output） • I/O或存储器访问，输出、三态 • 该引脚输出低电平时，表示CPU将访问I/O 端口，这时地址总线A15 ~ A0提供16位I/O端 口地址 • 该引脚输出高电平时，表示CPU将访问存 储器，这时地址总线A19 ~ A0提供20位存储 器地址微 机 原 理 及 应 用杭州电子科技大学第2章-2：2. 读写控制引脚（续2）WR*（Write） • 写控制，输出、三态、低电平有效 • 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD*（Read）• 读控制，输出、三态、低电平有效 • 有效时，表示CPU正在从存储器或I/O端口 读入数据微 机 原 理 及 应 用杭州电子科技大学第2章-2：2. 读写控制引脚（续3）• M/IO*、WR*和RD*是最基本的控制信号 • 组合后，控制4种基本的总线周期总线周期M/IO*WR*RD*存储器读高高低存储器写高低高 I/O读低高低 I/O写低低高微 机 原 理 及 应 用杭州电子科技大学第2章-2：2. 读写控制引脚（续4）READY• 存储器或I/O口就绪，输入、高电平有效 • 总线操作周期中，CPU会测试该引脚 u 如果测到高有效，CPU直接进入下一步 u 如果测到无效，CPU将插入等待周期 • 等待周期中仍然要监测READY信号，确定 是否继续插入等待周期微 机 原 理 及 应 用杭州电子科技大学第2章-2：2. 读写控制引脚（续5）DEN*（Data Enable） • 数据允许，输出、三态、低电平有效 • 有效时，表示当前数据总线上正在传送数 据，可利用它来控制对数据总线的驱动， 作为数据收发器8286的片选信号 DT/R*（Data Transmit/Receive） • 数据发送/接收，输出、三态 • 该信号表明当前总线上数据的流向 u 高电平时数据自CPU输出（发送） u 低电平时数据输入CPU（接收）微 机 原 理 及 应 用杭州电子科技大学第2章-2：3. 中断请求和响应引脚INTR（Interrupt Request）• 可屏蔽中断请求，输入、高电平有效 • 有效时，表示请求设备向CPU申请可屏蔽 中断 • 该中断请求是否响应受控于IF（中断允许 标志）、可以被屏蔽掉微 机 原 理 及 应 用杭州电子科技大学第2章-2：3. 中断请求和响应引脚（续1）INTA*（Interrupt Acknowledge）• 可屏蔽中断响应，输出、低电平有效 • 有效时，表示来自INTR引脚的中断请求已 被CPU响应，CPU进入中断响应周期微 机 原 理 及 应 用杭州电子科技大学第2章-2：3. 中断请求和响应引脚（续2）NMI（Non-Maskable Interrupt）• 不可屏蔽中断请求，输入、上升沿有效 • 有效表示外界向CPU申请不可屏蔽中断 • 该中断请求不能被CPU屏蔽，所以优先级 别高于INTR（可屏蔽中断）主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障微 机 原 理 及 应 用杭州电子科技大学第2章-2：4. 总线请求和响应引脚HOLD• 总线保持（即总线请求），输入、高电平 有效 • 有效时，表示总线请求设备向CPU申请占 有总线 • 该信号从有效回到无效时，表示总线请求 设备对总线的使用已经结束，通知CPU收 回对总线的控制权微 机 原 理 及 应 用杭州电子科技大学第2章-2：4. 总线请求和响应引脚（续1）HLDA（HOLD Acknowledge）• 总线保持响应（总线响应），输出、高电平有效 • 有效表示CPU已响应总线请求并已将总线释放 • 此时CPU的地址总线、数据总线及具有三态输出 能力的控制总线将全面呈现高阻，使总线请求设 备可以顺利接管总线 • 待到总线请求信号HOLD无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权微 机 原 理 及 应 用杭州电子科技大学第2章-2：5. 其它引脚RESET• 复位请求，输入、高电平有效 • 该信号有效，将使CPU回到其初始状态； 当他再度返回无效时，CPU将重新开始工 作 • 8086复位后CS＝FFFFH、IP＝0000H，所 以程序入口在物理地址FFFF0H微 机 原 理 及 应 用杭州电子科技大学第2章-2：5. 其它引脚（续1）CLK（Clock） • 时钟输入 • 系统通过该引脚给CPU提供内部定时信号 u 8086的标准工作时钟为5MHz u IBM PC/XT机的8088采用了4.77MHz的时钟 ，其时钟周期约为210ns微 机 原 理 及 应 用杭州电子科技大学第2章-2：5. 其它引脚（续2）Vcc • 电源输入，向CPU提供＋5V电源 GND • 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） • 组态选择，输入 • 接高电平时，8086引脚工作在最小组态； 反之，8086工作在最大组态微 机 原 理 及 应 用杭州电子科技大学第2章-2：5. 其它引脚（续3）TEST* • 测试，输入、低电平有效 • 使用协处理器8087时，通过该引脚和WAIT 指令，可使8086与8087的操作保持同步微 机 原 理 及 应 用杭州电子科技大学第2章-2：“引脚” 小结CPU引脚是系统总线的基本信号 可以分成三类信号 • 16位数据线：D0 ~ D15 • 20位地址线：A0 ~ A19• 控制线： u ALE、M/IO*、WR*、RD*、READY u INTR、INTA*、NMI，HOLD、HLDA u RESET、CLK、Vcc、GND微 机 原 理 及 应 用杭州电子科技大学AD15 ~ AD0A19/S6 ~ A16/S3+5V8086ALE8282 STB系统总线信号A19 ~ A16A15 ~ A8A7 ~ A0D15 ~ D0IO/M* RD* WR*8282 STB8282 STB8286T OE*MN/MX* IO/M* RD* WR*DT/R* DEN*OE*OE*OE*第2章-2：最小模式的总线形成BHE*（1）20位地址总线—— 采用3个三态透明锁存器8282进行锁存和驱动 （2）8位数据总线—— 采用数据收发器8286进行驱动 （3）系统控制信号—— 由8086引脚直接提供微 机 原 理 及 应 用杭州电子科技大学第2章-2：补充：三态门和D触发器• 三态门和以D触发器形成的锁存器是微机接 口电路中最常使用的两类逻辑电路 • 三态门的作用：功率放大、导通开关 • 器件共用总线时，一般使用三态电路： u需要使用总线的时候打开三态门； u不使用的时候关闭三态门，使之处于高阻 • D触发器的作用：信号保持，导通开关三态锁存微 机 原 理 及 应 用杭州电子科技大学第2章-2：三态缓冲器（三态门）T为低电平时： 输出为高阻抗（三态） T为高电平时： 输出为输入的反相TAF表示反相或低电平有效TAFTAFTAF三态门具有单向导通和三态的特性微 机 原 理 及 应 用杭州电子科技大学第2章-2：常用集成电路芯片 74LS244双4位单向缓冲器 • 分成4位的两组 • 每组的控制端连接 在一起 • 控制端低电平有效 • 输出与输入同相每一位都是一个三态门， 每4个三态门的控制端连接在一起微 机 原 理 及 应 用杭州电子科技大学第2章-2：双向三态缓冲器ABTOE*OE*＝0，导通T＝1 A→BT＝0 A←B OE*＝1，不导通双向三态门具有双向 导通和三态的特性微 机 原 理 及 应 用杭州电子科。