0.18umCMOS 反相器的设计与仿真2016311030103 吴昊一．实验目的在 SMIC 0.18um CMOS mix-signal 环境下设计一个反相器， 使其tpHL二tpLH,并且tp越小越好利用这个反相器驱动2pf电容, 观察tp以这个反相器为最小单元，驱动6pf电容，总延迟越小越好 制作版图，后仿真，提取参数二．实验原理1. 反相器特性1、 输出高低电平为VDD和GND,电压摆幅等于电源电压；2、 逻辑电平与器件尺寸无关；3、 稳态是总存在输出到电源或者地通路；4、 输入阻抗高；5、 稳态时电源和地没通路；2•开关阈值电压Vm和噪声容限Vm 的值取决于 kp/kn? . w Wk=k-=ucox-所以P管和N管的宽长比值不同，Vm的值不同增加P管宽度 使Vm移向Vdd，增加N管宽度使Vm移向GND当Vm=1/2Vdd时， 得到最大噪声容限要使得噪声容限最大， PMOS 部分的尺寸要比 NMOS 大，计算结 果是 3.5 倍，实际设计中一般是2~2.5倍3.反向器传播延迟优化1、使电容最小（负载电容、自载电容、连线电容） 漏端扩散区的面积应尽可能小输入电容要考虑： （1）Cgs 随栅压而变化 （2）密勒效应 （3）自举电路2、使晶体管的等效导通电阻（输出电阻）较小： 加大晶体管的尺寸（驱动能力） 但这同时加大自载电容和负载电容（下一级晶体管的输入电容）3、提高电源电压 提高电源电压可以降低延时，即可用功耗换取性能。
但超过一 定程度后改善有限电压过高会引起可靠性问题.当电源电压超过 2Vt 以后作用不明显.4、对称性设计要求令Wp/Wn二p p/|J u可得到相等的上升延时和下降延时，即 tpHL二tpLH仿真结果表明：当P, N管尺寸比为1.9时，延时最小, 在 2.4 时为上升和下降延时相等4.反相器驱动能力考虑1.单个反相器驱动固定负载tP = ^9tp0{l + c^/SC^f）-tp0 为反相器的本征延迟， S 是反向尺寸与参照反相器尺寸的比 值 tp0 与门的尺寸大小无关而仅与工艺及版图有关无负载时，增加门的尺寸不能减少延迟有负载时，S很大时（大于等于 10）使反相器延迟趋于本征延迟，因此继续加大尺寸不会有什么改善而只会显著增加面积2.反相器驱动大负载电容（反相器链）给定负载 CL ，给定输入电容 Cin 时，可由公式得到尺寸放大系数f和反相器级数N的关系又因为驱动大负载电容时最优 f=3.6， tp 最小所以即可以确定 一个正确的反相器级数N来最小化延迟三．实验内容1.反相器设计经过不断的调整与仿真，在保证VM=1/2 （VDD） =900mv同时尽量减 小延时，最终确定Wp/Wn=47u/15u,管子较大为了确保反相器链的级 数不会过多。
反相器电路图:反相器符号图：n反相器仿真图：:WUBJ1yd冃qd"日 仏山006心山/\器理绍 诃址旧国甲谆® 3Q由 tran 仿真结果可知，tpHL=0.09nsatpLH利用这个反相器驱动 2pf 电容，观察 tran 仿真结果：◎Jun 22, 2016Transienl RBspanseDismiss20.0ZZQ iH20皿20.OB20.1* Marker Data: Graph vvintlow o.grauh1. Q-.75-彳工2药」亠沁Orriv"Marker?MOUtM C'：YSOOrnV500mV好］20.05205.1；1 (>.■??.!；1.75由图可知tp为2ns，延迟较大，可见单个反相器的驱动能力有限输入栅电容计算Pmos 电容参数：ebb15.7270656fcbd16.3051250zcbg-IS.6809021Eebs-46.1998300aedb-318.2965343yedd19.6986501fedg-19698690gfeda1.1147030ecqb-157253089fcgd-19.6986396f咖55.0829308fcgs-19.6589822fcjd32.1589001fc js52.7E61092fcsb-1.7764008aesd-66.8012646zesg-197033377fC3319.7051E09fgd3194.3847329p匚pmos 输入栅电容二Cgs+Cgd=19.659ff+19.698ffNmos 电容参数：ebbG.329G937fcbd-9.887B647fcbg-165.7145076aebs3.7Z3B854fedb-2.6733639fedd35.597L288fadg-15.0127O08fcds-n.lllDEfiOfegb-982.9656422acgd-15.5008567fegg31.791L322fcgs-15.3073098fg jdl-4.5342745fc jsl-4.E342748fcsb-3.6733640fesd-10.2DS40T4fesg-15.8127088fcss2a.6944804fNmos 输入栅电容二Cgs+Cgd=15.307ff+15.500ffCgin=19.659ff+19.698ff+5.307ff+15.500ff=70.164ff反相器版图：DRC：尽 Check/CellNW 1NR_7NR_BPSUBJPSUB I2•设计反相器链驱动6pf电容参数计算：反相器链级数 N 的计算：由公共 F=CL/Cgin,1=6pf/70.164ff=85.5因为反相器链的最优尺寸放大比例f=3.6，又知道F=85.5所以可由 f nF 得 N=lnF/lnf=3.472，即反相器链的级数N为4时，延迟最小。
延迟 tp 计算：tpO为反相器空载延迟=0.09nsr为自载系数心1所以计算可得 tp=1.44ns原理图：ddpispisp1Bn13msnl8nlBl：180nWM3 •w=710@ulrrnlStr vi*=54uIJSEh m:.1 .P180HTn,1PM2 • l!plBrr .2,193m'Al剔. w-169-2uNB0nm：lk1B0n .:ItlBBrrmd"plS". h■■斗"Zutrn1S'\ k=15u忖亚.• lrrnlBrr . *=tfl4.4ut1S0n mil .pt8 I PM3 lfrp1Br, 609u测试图：Tran仿真:—/netl — /n et6Data: Graph Window O.graph1.751.51.251.v Marker善區叵回HMarke r/netl/net6M0:Y900mV900mVx[0]10.15us10.15149usDismiss I — 1510.17510.20010.10423US1.8V由图可知，tpa1.49ns,符合理论计算值的结果表明通过反相器链有效增强了其驱动能力版图：DRC:LVS:PEX：实验小结：通过本次实验，使我对 Candence 工具使用更加熟练。
加强了我 我对反相器的静态特性和动态特性的理解从一个设计者的角度，我 学会了如何加强反相器稳定性，优化驱动能力，减小传播延迟，节省 版图面积。