Cyclone II系列FPGA简介,组员：盛传广 丁宁 徐兴龙 刘鑫 皮少华 柳媛瑾,Cyclone II系列FPGA简介,Cyclone II系列器件是Altera低成本Cyclone系列的第二代产品，Cyclone II FPGA的成本比第一代Cyclone 器件低30%，逻辑容量大3倍多Cyclone II器件采用TSMC经验证的90nm低K绝缘材料工艺技术，是业界成本最低的FPGACyclone II通过使用新型的架构,缩小裸片尺寸，在保证成本优势的前提下提供了更高的集成度和性能Cyclone II系列FPGA整体特性,Cyclone II器件容量有4608-68416个逻辑单元，还具有新的增强特性，包括多达1.1Mbit的嵌入存储器、多达150个嵌入1818乘法器、锁相环、支持外部存储器接口及差分和单端I/O标准 Cyclone II系列的主要特点： 高效率的芯片结构支持从4608LE到68416LE的集成度 包含内部嵌入式乘法器，支持DSP运算 先进的I/O，支持PCI,DDR,DDR2等多种接口 全局时钟管理及嵌入式锁相环 支持Altera IP Core 及Nios II 嵌入式处理器。
Cyclone II系列FPGA整体特性,Cyclone II系列芯片比较,Cyclone II系列FPGA整体特性,Cyclone II 系列FPGA 的内部结构示意图,基本逻辑单元LE,LE，Cyclone II结构的最小逻辑单元，是紧凑的它可以提供先进的高效逻辑利用率每个LE特征： 1.四输入查找表（LUT） 2.一个可编程寄存器 3.进位链连接 4.寄存器链连接 5.驱动所有类型的内部 链接 6.支持寄存器包 7.支持寄存器反馈,基本逻辑单元LE,一个LE主要由一个4输入查找表、一个寄存器及进位和互连逻辑组成查找表简称为LUT，LUT本质上是一个RAM目前FPGA中多使用4输入的LUT，一个LUT可以看成一个有4位地址线的16x1的RAM当用户通过原理图或HDL语言描述了一个逻辑电路以后， FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可也可以把它当作一个4 输入的函数发生器，能够实现四变量输入的所有逻辑.,基本逻辑单元LE,每个LE的可编程寄存器可配置为D，T，JK，或SR触发器。
每个寄存器有数据，时钟，时钟使能，和清零输入端无论是全局时钟网络信号还是还是通用的I/O引脚信号或者是任何内部逻辑信号都可以驱动寄存器时钟，清除控制信号无论是通用的I/O引脚信号还是内部逻辑信号都可以驱动时钟使能信号作为组合功能使用，LUT的输出可以绕过寄存器直接驱动LE的输出 每个LE有两种工作模式：普通工作模式和算术工作模式,基本逻辑单元LE,LE的普通工作模式：适用于一般的逻辑、组合逻辑,基本逻辑单元LE,LE的算术工作模式：适合用于实现加法器、累加器、计数器和比较器,功能单元LAB,在器件内部，总是将多个LE有机的组合起来，构成一个更大的功能单元-逻辑阵列模块LAB每一个LAB包括： 16个LE LAB控制信号：清除、时钟、时钟使能、复位等 LE进位链 寄存器进位链：把LAB内一个LE寄存器的输出与相邻LE寄存器的输入连在一起 LAB本地互连：用以连接LAB内各个LE,功能单元LAB,LAB的基本机构,功能单元LAB,LAB互连示意图,功能单元LAB,LAB控制信号： 两个时钟 两个时钟使能 两个异步清零 一个同步清零 一个同步置位,I/O单元模块,遍布在Cyclone II器件周围的I/O管脚由IOE反馈，IOE位于LAB行和列的终端。
Cyclone II器件IOES 包含了一个双向I/O缓冲区和三个 完整的嵌入式双向单数据速率传 输寄存器，如右图所示IOE包 含了一个输出寄存器，输入寄存 器和一个输出使能寄存器设计 人员可以使用输入寄存器快速设 置启动时间，使用输出寄存器快 速设置时钟到输出的时间 Cyclone II 系列的IOE结构,I/O单元模块,Cyclone II器件支持多种单端I/O标准，包括LVTTL 、LVCMOS、SSTL、HSTL、PCI和PCI-X单端I/O标准具有比差分I/O标准更强的电流驱动能力，在同如DDR 和DDR2 SDRAM 等高级存储器器件接口时非常重要 Cyclone II器件也支持对特定I/O标准的可编程驱动强度控制，设置范围为2-24mA下表为Cyclone II器件支持的单端I/O标准和各自的性能I/O单元模块,Cyclone II器件支持LVDS、mini-LVDS、RSDS和LVPECL,下表为Cyclone II器件支持的差分I/O标准I/O单元模块,Cyclone II系列FPGA的IO口 有4到8个IO Bank 每个Bank可独立配置IO标准 九种封装，82-531个IO口 可编程电流 可控摆率 开漏输出 可编程上拉电阻 钳位二极管 LVDS匹配电阻、预加重,存储器单元,Cyclone II的存储单元由M4K嵌入式存储器模块组成。
M4K存储器模块包括能同步写入的输入寄存器和提高系统系能的流水线式输出寄存器输出寄存器可以被旁路，但输入寄存器不可以 M4K 嵌入式存储器模块由带校验的4K位(4096 位)真双口RAM组成，可配制成真双口模式、简单双口模式或单口模式的存储器，位宽最高可达36位，存取速度最高260MHz，M4K嵌入式存储器分布于逻辑阵列块之间Cyclone II系列FPGA的M4K嵌入式存储器的容量从119K位至1152K位不等嵌入式乘法器模块,嵌入式乘法器为Cyclone II 系列的FPGA 提供了数字信号处理(Digital signal processing, DSP)的能力，可以用来实现快速付傅里叶变换(FFT)、离散余弦变换(DCT)及有限脉冲响应(FIR)等数字信号处理，使Cyclone II 系列FPGA 可以高效地用于音频视频信号处理CycloneII系列FPGA的嵌入式乘法器可以配置成99 的或1818 的乘法器工作，两种工作模式下，如果同时使用输入输出寄存器，最好性能可达250MHz Cyclone II 系列FPGA 的乘法器资源,嵌入式乘法器模块,嵌入式乘法器由两个输入寄存器、一个乘法单元、一个输出寄存器以及相关的控制信号组成，其内部结构如下图 所示。
嵌入式乘法器按列排列，根据器件不同可以是1 列到3 列嵌入式乘法器模块,乘法器的两个操作数可以是符号数，也可以是无符号数如果两个操作数都是无符号数，相乘的结果是无符号数，只要其中有一个是符号数，则相乘的结果是符号数控制信号signa和signb 分别表示数据A 和数据B 是符号数还是无符号数，为1 表示为该操作数是符号数，signa和signb 可以在运行时动态改变 乘法器有两种工作模式：99 模式和1818 模式在1818 模式下，，乘法器只能配置成1 个1818 乘法器，两个输入操作数最多可以是18 位，可以是符号数，也可以是无符号数，输入输出都可以寄存 在99 模式下，一个嵌入式乘法器块可以配置成2 个99 乘法器工作这种模式下每个乘法器的两个输入操作数最多可以是9 位，可以是符号数，也可以是无符号数，输入输出都可以寄存每个乘法器只有一个signa 和一个signb，当一个乘法器当作两个99 乘法器使用时，输入A 的两个输入符号必须相同，输入数据B 的两个输入也具有相同的符号表示如果不是用signa和signb，Quartus II 软件默认乘法器实现无符号乘法嵌入式软核处理器,Cyclone II 系列FPGA 支持Altera 公司的NIOS II 嵌入式软核处理器。
NIOS II 具有灵活的可配置特性而且可以非常容易地实现各种外设的扩展对于并行事务处理，可以在一个FPGA上放置多个NIOS II 软核，大大提高处理器的效率，也方便多个小组同时开发，进一步加快新产品研发速度总结,逻辑单元是Cyclone II系列中可以实现用户逻辑定制的最小单元每16个LE组成一个逻辑阵列块(LAB)LAB以行列形式在FPGA器件中排列，Cyclone II系列FPGA的LE数量从4608到68416范围之间变化 Cyclone II 系列FPGA 有片内PLL，并有最多可达16个全局时钟线的全局时钟网络为逻辑阵列快、嵌入式存储器块、嵌入式乘法器和输入输出单元提供时钟Cyclone II FPGA的全局时钟线也可以作为高速输出信号使用Cyclone II的PLL可以实现FPGA 片内的时钟合成、移相，也可以实现高速差分信号的输出 M4K 嵌入式存储器块由带校验的4K 位(4096 位)真双口RAM组成，可配制成真双口模式、简单双口模式或单口模式的存储器，位宽最高可达36 位，存取速度最高260MHz，M4K嵌入式存储器分布于逻辑阵列块之间Cyclone II系列FPGA的M4K 嵌入式存储器的容量从119K位至1152K 位不等。
每个嵌入式乘法器可以配制成两个99或一个1818的乘法器，处理速度最高达250MHz， Cyclone II 的嵌入式乘法器在FPGA上按列排列输入输出单元IOE 配列在逻辑阵列块的行和列的末端可以提供各种类型的单端或差分逻 辑输入输出我们的共同目标!,追求人生的美好!,。