第第1010章章 编码与译码编码与译码 第第10章章 编码与译码编码与译码 10.1 伪随机序列伪随机序列 10.2 帧同步检出帧同步检出 10.3 RS码码 10.4 Viterbi译码译码 第第1010章章 编码与译码编码与译码 10.1 伪随机序列伪随机序列 对于数字信号传输系统，传送的数字基带信号(普通是一个数字序列)由于载有的信息，在时间上往往是不平均的(比如数字化的语音信号)，对应的数字序列编码的特性不利于数字信号的传输我们可以经过对数字基带信号预先进展“随机化〞(加扰)处置，使得信号频谱在通带内平均化，改善数字信号的传输；在接纳端进展解扰操作，恢复到原来的信号 第第1010章章 编码与译码编码与译码 伪随机序列广泛运用于这类加扰、解扰操作中下面以一类伪随机序列——m序列为例，用DSP Builder构建一个伪随机序列发生器 10.1.1 m序列 m序列即最长线性反响移位存放器序列，是一种比较常见的伪随机序列发生器，可由线性反响存放器(Linear Feedback Shift Registers，LFSR)来产生。
如图10-1所示 第第1010章章 编码与译码编码与译码 图图10-1 线性反响移位存放器的构成线性反响移位存放器的构成 第第1010章章 编码与译码编码与译码 图10-1中涉及的乘法和加法都是指模二运算中的乘法和加法，即逻辑与和逻辑异或 要产生最长的线性反响移位存放器序列的n级移位存放器，其特征多项式必需是n次本原多项式 比如，可以生成m序列的5级LFSR的特征多项式为 m序列的特征多项式可表示为上式可生成的m序列的周期为 第第1010章章 编码与译码编码与译码 10.1.2 m序列发生器模型序列发生器模型 以以 为例，利用为例，利用DSP Builder构建构建一个伪随机序列发生器一个伪随机序列发生器 图图10-2显示了上式的显示了上式的DSP Builder模型表示这里采模型表示这里采用相连的延时单元组作为移位存放器，用异或用相连的延时单元组作为移位存放器，用异或(XOR)完完成模二加运算，输出为成模二加运算，输出为mout。
第第1010章章 编码与译码编码与译码 图10-2 m序列发生器模型 第第1010章章 编码与译码编码与译码 不过图10-2所示的电路能够无法正常任务，这是由于DSP Builder默许的延时单元在开场任务时存储内容为0，而对于m序列来说，起始序列为全0，那么根据多项式，输出序列将为全0，全0序列不是正常的m序列因此只需起始时存放器中有一个为1，m序列就可以正常输出为此，对图10-2的模型进展修正，修正后的模型见图10-3所示 对图10-3的模型进展仿真，可得到一个伪随机序列，如图10-4所示 第第1010章章 编码与译码编码与译码 图10-3 修正后的m序列发生器模型 第第1010章章 编码与译码编码与译码 图10-4 m序列发生器的Simulink仿真结果 第第1010章章 编码与译码编码与译码 10.2 帧同步检出帧同步检出 在数字通讯系统中，同步是非常关键的由于信号的远间隔传输，不可防止地存在信号延时、干扰、非线性失真、收发两端的时钟偏向等为保证数字传输信号的有效性，必需进展同步。
根据同步作用可以分为：载波同步、位同步、帧同步、网同步本节以帧同步设计为例进展引见 第第1010章章 编码与译码编码与译码 在数字通讯中，信号流的最小单元是码元，假设干码元构成一个帧，假设干个帧再构成一个复帧，……在接纳端，必需分辨出每个帧的起始和接纳，否那么将无法正确恢复信息这种同步被称为帧同步(又称群同步) 帧同步有很多实现方法，在此列举一种：衔接插入法即在每一帧的开头延续插入一个特殊码组，比如巴克码假设在收端检测到该特殊码组的存在，就意味着帧开场了 第第1010章章 编码与译码编码与译码 10.2.1 巴克码巴克码 巴克码是一个有限长的数字序列一个巴克码是一个有限长的数字序列一个n位巴克码位巴克码序列序列 ，其中，其中1≤i≤n，取值为，取值为+1或者或者-1，其部分自相，其部分自相关函数满足：关函数满足：n，j=00,±1，0＜j＜n0，j≥n 第第1010章章 编码与译码编码与译码 即当j=0时，巴克码的部分自相关函数到达峰值；j为其它值时，在附近动摇，可以用作帧同步的特殊码组。
符合上述自相关特性的码组是存在的，比如｛+1,+1,+1,-1,-1,+1,-1｝就是7位巴克码序列 当j=0时， ,到达峰值； 当j=1时，R(i)=1； 当j=3、5、7时，R(i)=0； 当j=2、4、6时，R(i)=-1 第第1010章章 编码与译码编码与译码 10.2.2 巴克码的检出模型巴克码的检出模型 根据根据10.2.1小节引见的原理，假设需求在数字信号流小节引见的原理，假设需求在数字信号流中检出巴克码组，只需检测序列的自相关函数即可中检出巴克码组，只需检测序列的自相关函数即可 在在Simulink环境中，建立一个环境中，建立一个DSP Builder模型，检模型，检出出7位巴克码，序列为｛位巴克码，序列为｛+1,+1,+1,-1,-1,+1,-1｝，如图｝，如图10-5所示 第第1010章章 编码与译码编码与译码 图10-5 帧同步检出模型 第第1010章章 编码与译码编码与译码 由Shift Taps模块完成输入序列存储，由bxp1m、bxn1m子系统模块完成运算。
7输入加法器模块完成求和运算留意，假设要求帧同步输出脉冲没有延时，不能选择参数“Pipeline(流水线)〞 由Comparator比较器模块和Constant常数模块构成判决电路，Constant模块的值设为6，即只需序列部分自相关函数输出大于6，就以为检出巴克码了 第第1010章章 编码与译码编码与译码 对于输入的数字序列值是0或者1，而对于巴克码那么是+1和-1我们在这里规定输入数字信号序列中的0对应于巴克码的-1据此可以建立两个子系统模块bxp1m和bxn1m，分别完成 、 子系统模块图见图10-6和图10-7图中只用了一个选择器和几个常数模块就实现了要求的 的功能 第第1010章章 编码与译码编码与译码 图图10-6 bxp1m子系统子系统 第第1010章章 编码与译码编码与译码 图10-7 bxn1m子系统 第第1010章章 编码与译码编码与译码 在 Simulink中 仿 真 时 经 过 From Workspace1模 块 从MATLAB的任务区获得输入序列：1 1 1 0 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 1仿真结果检测到了用于帧同步的巴克码，请见图10-8。
第第1010章章 编码与译码编码与译码 图图10-8 仿真结果仿真结果 第第1010章章 编码与译码编码与译码 10.3 RS 码码 在实践的数字通讯传输信道上，信号发生错误是不可防止的可以采用信道编码来尽能够地降低误码率在信道编码中除了需求传送的信息之外，还参与了一些冗余信息，以便在收端检测出错误 第第1010章章 编码与译码编码与译码 对于检出错误的处置方式常用的有三种：检错重发(ARQ)、前向纠错(FEC)、混合纠错(HEC)对于前向纠错是不需求反响信道的，在信道编码中含有纠错信息，实时性较强 RS编码在前向纠错中的运用比较常见 第第1010章章 编码与译码编码与译码 10.3.1 RS码简介码简介 RS码是码是Reed Solomon码的简称，是属于循环码码的简称，是属于循环码BCH码的一种，对于突发错误，码的一种，对于突发错误，RS码具有很好的纠错才干码具有很好的纠错才干 一个一个RS码，输入信号分成比特一组，每组包括个符码，输入信号分成比特一组，每组包括个符号，每个符号由个比特构成。
号，每个符号由个比特构成 对于一个可以纠正个符号错误的对于一个可以纠正个符号错误的RS码，其参数如表码，其参数如表10-1所示 第第1010章章 编码与译码编码与译码 表10-1 RS码的参数参数称号参数值单 位码长符号信息段符号监视段符号最小码距符号符号比特 第第1010章章 编码与译码编码与译码 10.3.2 运用运用IP Core设计设计RS编码器编码器 对于对于RS码的编码器，可以用带反响的移位存放器来码的编码器，可以用带反响的移位存放器来实现，不过实现起来比较复杂实现，不过实现起来比较复杂Altera为为RS码提供了码提供了IP Core——RS Compiler来简化来简化RS编码编码/译码器的设计译码器的设计RS Compiler除了可在除了可在Quartus II中运用外，还可与中运用外，还可与DSP Builder配合运用配合运用(见图见图10-9) 第第1010章章 编码与译码编码与译码 图10-9 RS Compiler与DSP Builder集成 第第1010章章 编码与译码编码与译码 按照图10-9新建一个模型，放置一个Reed Solomon模块。
双击该模块，出现RS Compiler对话框，如图10-10所示选择“Encode〞编码器，然后点击“Next〞按钮，进展RS编码器的参数设置(见图10-11)设置完成后就可以在Simulink中，如其它DSP Builder模块一样调用RS编码器来完成更大的设计了 第第1010章章 编码与译码编码与译码 图10-10 选择类型为RS的编码器 第第1010章章 编码与译码编码与译码 图10-11 确定参数 第第1010章章 编码与译码编码与译码 10.3.3 运用运用IP Core设计设计RS译码器译码器 RS Compiler这个核也可以设计这个核也可以设计RS译码器同设计译码器同设计RS编码器时一样调用编码器时一样调用RS Compiler，选择类型为，选择类型为“Decoder〞的译码器，见图〞的译码器，见图10-12所示 接着的参数设置与接着的参数设置与RS编码器一样，这里不再赘述编码器一样，这里不再赘述最后设计好的最后设计好的RS译码器见图译码器见图10-13 第第1010章章 编码与译码编码与译码 图10-12 选择类型为Decoder译码器 第第1010章章 编码与译码编码与译码 图10-13 RS译码器模块 第第1010章章 编码与译码编码与译码 10.4 Viterbi 译译 码码 10.4.1 卷积码的卷积码的Viterbi译码译码 卷积码与卷积码与RS码不同，卷积码编码后的个码元不但与码不同，卷积码编码后的个码元不但与当前段的个信息相关，而且与前面段的信息相关，即当前段的个信息相关，而且与前面段的信息相关，即编码后相互关联的码元为个。
因此，在一样码元个数编码后相互关联的码元为个因此，在一样码元个数下，卷积码的纠错才干更强，但译码的复杂性也随之下，卷积码的纠错才干更强，但译码的复杂性也随之提高 第第1010章章 编码与译码编码与译码 在卷积码的三种译码方式：门限译码、Viterbi译码、序列译码中，Viterbi译码的性能最好Viterbi译码基于最大似然译码原理，而且在译码时无须反响操作Viterbi译码器的实现比较复杂，详细的Viterbi译码原理请参见相关书籍 第第1010章章 编码与译码编码与译码 10.4.2 用用IP Core设计设计Viterbi译码器译码器 为了简化为了简化Viterbi译码器在译码器在FPGA上的实现，上的实现，Altera提提供了供了Viterbi译码器的译码器的IP Core——Viterbi Compiler，可，可在在DSP Builder上集成运用上集成运用(见图见图10-14)详细的详细的Viterbi Compiler的运用方法请参考的运用方法请参考Altera的运用的运用手册 第第1010章章 编码与译码编码与译码 图10-14 Viterbi译码器IP Core 。