[ 动态内存动态内存 ]| DIMM 内存模块 | 同步动态内存（SDRAM) | EDO 动态内存模块（EDO DRAM) || 爆发式 EDO 动态内存模块（Burst EDO DRAM) | DIMMDIMM 内存模块内存模块168 脚的 DIMM (Dual-In-Line Memory Module) 内存模块拥有 8 bytes 宽度的数据总线界面 , 将会快速取代目前的 72 脚的 SIMM 内存模块 , 而成为下一代新的 PC 工业标准目前 JEDEC 标准 DIMM 为具有缓冲器的版本 , 因为它在所有的内存总线界面上加入了缓冲器 而新版无缓冲器(Unbuffered DIMM) 内存模块的输出引脚(PINOUT)定义可以与 SDRAM , Burst EDO , EDO 及Fast Page DRAM 兼容 , 支持 X64(X64 bits) , 带奇偶校验的 X72(X72 with Parity), 带纠错的 X72(X72 with ECC) , 带纠错的 X80(X80 with ECC)DIMM 的另一特点是它定义了不同规格的 DIMM , 分为 1.3.3V 不带缓冲器的 DIMM(3.3V UNBUFFERED DIMM) 2.3.3V 带缓冲器的 DIMM(3.3V BUFFERED DIMM) 3.5V 不带缓冲器的 DIMM(5V UNBUFFERED DIMM) 4.5V 带缓冲器的 DIMM(5V BUFFERED DIMM) 这些规格的卡口各不相同，以防止用户插错及插反 DIMM 内存模块。
目前绝大多数主板都支持 3.3V Unbeffered DIMM 内存模块 , 可为 SDRAM, EDO 及 FP DRAM . 用户购买时须确认 DIMM 的类型[ [ 动态内存动态内存 ] ]| DIMM 内存模块 | 同步动态内存（SDRAM) | EDO 动态内存模块（EDO DRAM) || 爆发式 EDO 动态内存模块（Burst EDO DRAM) | 同步动态内存同步动态内存（SDRAM）全名为 Synchronous Dynamic Random Access Memory同步动态内存(SDRAM)的所有读取及写入数据动作都由一个同步信号(Clock)触发 , 可提供比 EDO DRAM 更高效的存取 ,以前大都应用在超级电脑(Super Computer)，工作站(Workstation)或高分辨率图象适配器(High resolution graphic adapter)，加速卡(Accelerator), 及其它需要大量高频宽内存的领域现今由于技术的突飞猛进，渐渐地已开始应用于个人电脑之上SDRAM 与传统动态内存主要的不同在于 SDRAM 具有下列特性： 1.SDRAM 使用一个同步时钟(Clock)输入, 从而使一切读取及写入数据的动作均与系统同步, 而传统动态内存是通过控制RAS#, CAS# 信号的波形相位,达到控制内存的读取及写入数据动作及刷新(Refresh Mode) . 2.爆发式中,当在读取周期时, 由系统给予第一个数据地址 , SDRAM 内建的列地址产生器(Column Address Generator)将自动产生下一个数据的地址, 所以系统可连续读取数笔数据并提高读取速度 .3. 状态寄存器(Mode Register) 可调整 SDRAM 的运作模式 .[ 动态内存动态内存 ]| DIMM 内存模块 | 同步动态内存（SDRAM） | EDO 动态内存模块（EDO DRAM） || 爆发式 EDO 动态内存模块（Burst EDO DRAM） | EDOEDO 动态内存模块动态内存模块（EDO DRAM）Extend Data Out (or Hyper Page Mode ) DRAM 的设计可以提高 DRAM 读取的效率。
EDO DRAM 与 FP Mode DRAM 之间的不同点为：EDO DRAM 保持数据输出直到下一周期 CAS#的下降边缘 , 所以 EDO DRAM 的读取周期可缩短 , 而 Data Setup Time 并无缩短 , 也就是说提高了效率 , 而一般 DRAM 数据输出有效周期只维持在 CAS#上升边缘几个纳秒 (ns), 就转为浮接状态 . EDO DRAM 的读写频宽可由 100 MB 增加至 200MB 以上 [ [ 动态内存动态内存 ] ]| DIMM 内存模块 | 同步动态内存（SDRAM） | EDO 动态内存模块（EDO DRAM） || 爆发式 EDO 动态内存模块（Burst EDO DRAM） | 爆发式爆发式 EDOEDO 动态内存模块动态内存模块（Burst EDO DRAM）Burst EDO DRAM 是由 EDO DRAM 及内建的二进制列地址产生器和控制寄存器所组成当以爆发式读取第一个数据时 ,列地址产生器(Address Generator)将自动产生下一个数据的地址, 所以系统可连续读取数个数据, 提高读取速度，提高系统效率, 比一般EDO DRAM 可提高 40 个百分点左右的效率。
[ BIOS ]| 即插即用 BIOS （Plug and Play BIOS） | Flash ROM | SOFT MENUTM | 即插即用即插即用 BIOSBIOS （Plug and Play BIOS）ISA Bus 的架构需要为不同的外设卡分配内存地址空间、输入/输出地址以及 DMA 通道和中断信号所以一般使用跳线开关 , 以便更改分配给外设卡的内存地址空间、输入/输出地址以及DMA 通道和中断信号，造成用户极大的困扰，Plug and Play(PnP) BIOS 是为解决这一问题而设计的PnP BIOS 使用一个内存块定义并记录下外设卡的设定，当使用 PnP 的外设卡时，它会自动为 PnP 外设卡分配一组无冲突的正确参数 , 所以用户无须再担心 IRQ 以及 DMA 相冲突的问题 [ [ BIOSBIOS ] ]| 即插即用 BIOS （Plug and Play BIOS） | Flash ROM | SOFT MENUTM | FlashFlash ROMROMFlash ROM 在系统内起更新数据的作用，而无需使用刻录机它位于主板上，用户可以很容易地更新 BIOS，而无须打开电脑机箱。
Flash ROM 在写入数据时是以块为单位的，例如，若块的大小为为 4KB，则一次清除及写入 4KB，不像 EEPROM 是针对每一字节进行写入 [ [ BIOSBIOS ] ]| 即插即用 BIOS （Plug and Play BIOS） | Flash ROM | SOFT MENUTM | SOFTSOFT MENUMENUTMTM运用软件开关的原理，可以省略所有原来由硬件开关设定的 CPU 参数，改由在 BIOS 的 SETUP MENU 中设定谈到 Soft MenuTM, 一般人都会联想到是升技电脑的专利, 谈到升技电脑(ABIT), Soft MenuTM也会很自然地被提起, 以近几年主板的发展方向来看, 无跳线主板已成为市场主流, 这种以用户界面友好为主要出发点的贴心设计, 确实在主板发展史上扮演着革命性的角色, 目前市面上已有许多配置类似 Soft MenuTM功能的产品, 社会上也有许多讨论 Soft MenuTM的文章, 告诉消费者如何使用, 但当初升技电脑是秉持何种理念? 设计原理又是什么? 本文将首次揭开其中的秘密:工作原理工作原理: :电脑系统在电源打开时, 电源的 POWER GOOD(306)信号输出会由 LOW LEVEL 转变为 HIGH LEVEL, 表示电源的输出电压正常, 电脑系统 VLIS 芯片的 POWER GOOD 输入脚, 一开始因为是LOW LEVEL, 使 VLSI 的 SYSTEM REST 输出一个 LOW LEVEL 信号复位整个系统, 也使复位部件的D 型正反器输出被清为 LOW LEVEL, 而使芯片不导通, 复位部件输出 (303)被设定为 HIGH LEVEL, 利用 POWER GOOD(306) 信号由 LOW LEVEL 转变为 HIGH LEVEL, 来设定控制部件(35)的 D 型正反器, 使 D 型正反器输出(309)为 HIGH LEVEL, 而输出脚(309)连接至寄存器输出控制脚(OE:OUTPUT ENABLE), 使寄存器(33)所有输出为高阻抗(OPEN), 而使得频率产生器(11)输入脚(S0,S1,S2)及 CPU(10)的倍频输入脚(BF0,BF1,BF2)的 HIGH/LOW LEVEL, 由(102)及(101)上的 PULL HIGH 和 PULL LOW 电阻来决定输入准位逻辑, 而使频率产器(11) 依输入脚(S0,S1,S2) 的 HIGH/LOW LEVEL 对应一组频率输出 (103), 为 CPU 在刚打开电源时提供 工作频率(假设为fs), 而此时 CPU (10)的倍频系数, 也将依输入脚(BF0,BF1,BF2)的 HIGH/LOW LEVEL 对应一个倍频系数(假设为 BS).因此, CPU 内部工作频率为 FS*BS, 而刚打开电源时的初始 FS 及 BS 设定, 会决定该电脑系统支持多少频率以上及以多少倍频以上的 CPU, 这个初始 FS 及 BS 设定, 只是为了让电脑系统可以正常工作以执行系统程序, 而系统程序将提供一个可改变 CPU 工作频率及倍频系数设置的选项, 当用户进入设定选项重新指定 CPU 的 工作频率及倍频系数后, 系统程序会将用户重新指定的 CPU 工作频率及倍频系数转换为相对应寄存器的输出频率(S0,S1,S2)及倍频(BF0,BF1,BF2)的 HIGH/LOW LEVEL 数据, 再通过程序执行一个写入命令, 将预传送的数据(假设为 FD 及 BD。
FD 对应频率(S0,S1,S2)输入, BD 则对应倍频(BF0,BF1,BF2)输入，放在数据总线(307)上, 而数据总线(307)连接到寄存器 (33) 数据输入端, 当 CPU 执行写入命令时, CPU会送出一个地址 (305), 通过地址解码, 使之输出为 LOW LEVEL, 而随后控制总线上的写信号，也将由原来的 HIGH LEVEL 转变为 LOW LEVEL, 使之解码输出(308)为 LOW LEVEL因解码输出(308)=写或地址解码, 只有在地址解码及写信号输出为 LOW 时, 解码输出(308)才会输出为 LOW LEVEL, 该解码输出(308)会连接到寄存器(33) CLK 输入脚, 初始化控制部件(35)的 CLK 输入脚和复位部件(34)的 CLK 输入脚, 当写入命令完成时, 控制总线中的写信号的将恢复原来的 HIGHLEVEL, 而使解码输出 (308)由 LOW LEVEL 转变为 HIGH LEVEL，从而产生一个 LOW TO HIGH CLOCK 信号输出, 使寄存器(33)将数据总线上的数据 (FD,BD)写入寄存器(33)内, 并将暂存数据(FD,BD)输出, 同时,初始控制部件数据输入端为 LOW LEVEL, 经由解码(308) 所产生的 LOW TO HIGH CLOCK 信号输入, 会改变初始控制部件输出(309), 而原来打开电源信号所设定的 HIGH LEVEL 将转变为 LOW LEVEL.因初始控制部件输出(309)为 LOW LEVEL, 使寄存器(33)的输出由原来高阻抗(OPEN)输出转变为暂存数据输出, 此时寄存器(33)上所储存的数据(FD,BD)即为用户 所设定的 CPU 工作频率及倍频系数数据, 通过寄存器(33) 输出连接(102) 使频率产生器(11)输入脚 (S0,S1,S2)根据 FD的 HIGH/LOW LEVEL。