逐次逼近寄存器型ADC 调研报告课 程 名 称 ：数模混合集成电路设计专 业 （年 级） ：集成电路设计与集成系统 （2011）组 员（学 号）： 王德华（ 20112154）崔强（20112152）朱凤龙（ 20112143) 提 交 日 期 ： 2014年 10 月 13 日一、组员分工查阅文献情况：序 号组员姓名（学号）所查阅文献 1 王德华（20112154 ）参考文献 [1-1]：低功耗高精度逐次逼近型模数转换器的设计 ,袁小龙；赵梦恋；吴晓波；严晓浪,浙江大学学报 ,2005-10,第 40卷 12 期,1-4 页参考文献 [1-2] ： 逐次比较式 A/D 转换器的教学研究，惠星星，佳木斯教育学院学报，2012-06，116期，163-164 页参考文献 [1-3]:Analysis and design of high performance frequency-interleaved ADC,Qiu Lei, IEEE,Year: 2013,116,Page:2022 - 2025 参考文献 [1-4] ：Digitally Calibrated 768-kS/s 10-b Minimum-Size SAR ADC Array With Dithering, 惠星星,IEEE,Year:2012,12933499,Page:2129 - 2140 2 崔强（20112152) 参考文献 [2-1] ：用于 SOC 系统的逐次逼近型ADC设计,龙善丽；殷勤；吴建辉；王沛 ,固体电子学研究与进展 ,2007-08,第 27卷 第 3 期,382-383页参考文献 [2-2]：一种基于蓝牙射频电路可测性设计的 8 位逐次逼近型 ADC，陈坚；洪志良，应用科学学报， 2004-12，第 22 卷 第 4 期，475-476 页参考文献 [2-3] ：Increasing the ADC precision with oversampling in a flash ADC,Abumurad, A. Dept. of Comput；Sci. Inst. of Microelectron., Tsinghua Univ., Beijing, China ; Fule Li ; Chun Zhang IEEE, Year:2012,12746017,Page:4-7 3 朱凤龙（20112143) 参考文献 [3-1] ：逐次逼近模数转换器的研究及设计，赵常昊，[D]，电子科技大学， 2010 年，03 期，11-15页参考文献 [3-2] ： 一种 8 通道 12 位逐次逼近式 A/D 转换器的设计，彭新芒；杨银堂；朱樟明，电子工程师，2007 年，04 期，19-23 页参考文献 [3-3] ：A 40-GHz-bandwidth, 4-bit, time-interleaved A/D converter using photoconductive sampling,Urata,R.,Solid-StateCircuits,Year:2004,Page:2021 - 2030 参考文献 [3-4] ：Design of Analog CMOS Integraded Circu it，Behzad Razavi, Year ：2010，Issue: 5 ，Page ：370-420 引言逐次逼近寄存器型 (SAR)模拟数字转换器 (ADC) 是采样速率低于5Msps (每秒百万次采样 )的中等至高分辨率应用的常见结构。
SAR ADC 的分辨率一般为8位至 16 位，具有低功耗、小尺寸等特点这些特点使该类型ADC 具有很宽的应用范围，例如便携 /电池供电仪表、笔输入量化器、工业控制和数据/信号采集等顾名思义， SAR ADC 实质上是实现一种二进制搜索算法所以，当内部电路运行在数兆赫兹 (MHz)时，由于逐次逼近算法的缘故， ADC 采样速率仅是该数值的几分之一1. SAR ADC的架构尽管实现 SAR ADC 的方式千差万别，但其基本结构非常简单(见图 1)模拟输入电压 (VIN) 由采样 /保持电路保持为实现二进制搜索算法，N 位寄存器首先设置在中间刻度 (即：100. .00，MSB 设置为 1)这样， DAC 输出(VDAC) 被设为 VREF/2，VREF 是提供给 ADC 的基准电压然后，比较判断VIN 是小于还是大于 VDAC 如果 VIN 大于 VDAC ，则比较器输出逻辑高电平或1，N 位寄存器的 MSB 保持为 1相反，如果 VIN 小于 VDAC ，则比较器输出逻辑低电平，N 位寄存器的 MSB 清 0随后， SAR 控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较这个过程一直持续到LSB。
上述操作结束后，也就完成了转换， N 位转换结果储存在寄存器内[1-1]图 1. 简单的 N 位 SAR ADC 架构图 2 给出了一个 4 位转换示例， y 轴(和图中的粗线 )表示 DAC 的输出电压本例中，第一次比较表明VIN VDAC ， 位 2 保持为 1 DAC 置为 01102，执行第三次比较根据比较结果，位1 置 0，DAC 又设置为 01012，执行最后一次比较最后，由于VIN > VDAC ，位 0 确定为 1[1-2]图 2. SAR 工作原理 (以 4 位 ADC 为例) 注意，对于 4 位 ADC 需要四个比较周期通常，N 位 SAR ADC 需要 N 个比较周期，在前一位转换完成之前不得进入下一次转换[2-1]由此可以看出，该类 ADC 能够有效降低功耗和空间，当然，也正是由于这个原因，分辨率在14位至 16 位，速率高于几 Msps (每秒百万次采样 )的逐次逼近 ADC 极其少见一些基于SAR 结构的微型ADC已经推向市场[1-3]MAX1115/MAX1116和MAX1117/MAX1118 8位 ADC 以及分辨率更高的可互换产品MAX1086和MAX1286 ( 分别为 10 位和 12 位)，采用微小的SOT23 封装，尺寸只有3mm x 3mm。
12 位 MAX11102 采用 3mm x 3mm TDFN 封装或 3mm x 5mm μMAX? 封装[2-2]SAR ADC 的另一个显著的特点是：功耗随采样速率而改变这一点与闪速ADC 或流水线 ADC 不同，后者在不同的采样速率下具有固定的功耗这种可变功耗特性对于低功耗应用或者不需要连续采集数据的应用非常有利(例如，用于PDA 数字转换器 )[1-4]2. SAR 的深入分析SAR ADC 的两个重要部件是比较器和DAC，稍后我们可以看到， 图 1 中采样/保持电路可以嵌入到DAC 内，不作为一个独立的电路SAR ADC 的速度受限于：①DAC 的建立时间，在这段时间内必须稳定在整个转换器的分辨率以内(如：? LSB) ②比较器，必须在规定的时间内能够分辨VIN 与 VDAC 的微小差异③逻辑开销2.1 DAC DAC 的最大建立时间通常取决于其MSB 的建立时间，原因很简单，MSB的变化代表了 DAC 输出的最大偏移另外， ADC 的线性也受 DAC 线性指标的限制因此，由于元件固有匹配度的限制，分辨率高于12 位的 SAR ADC 常常需要调理或校准， 以改善其线性指标。
虽然这在某种程度上取决于处理工艺和设计，但在实际的 DAC 设计中，元件的匹配度将线性指标限制在12 位左右[2-3]许多 SAR ADC 采用具有固有采样 /保持功能的电容式DAC 电容式 DAC 根据电荷再分配的原理产生模拟输出电压，由于这种类型的DAC 在 SAR ADC 中很常用，所以，我们最好讨论一下它们的工作原理[3-1]电容式 DAC 包括一个由 N 个按照二进制加权排列的电容和一个“空LSB”电容组成的阵列图3 是一个 16 位电容式 DAC 与比较器相连接的范例采样阶段，阵列的公共端 (所有电容连接的公共点，见图3)接地，所有自由端连接到输入信号 (模拟输入或 VIN) 采样后，公共端与地断开，自由端与VIN 断开，在电容阵列上有效地获得了与输入电压成比例的电荷量然后，将所有电容的自由端接地，驱动公共端至一个负压-VIN[2-4]图 3. 16位电容式 DAC 示例作为二进制搜索算法的第一步，MSB 电容的底端与地断开并连接到VREF，驱动公共端电压向正端移动?VREF因此， VCOMMON = -VIN + ? × VREF 如果 VCOMMON ? × VREF)，比较器输出为逻辑1。
如果VIN < ? × VREF，比较器输出为逻辑0如果比较器输出为逻辑1，MSB 电容的底端保持连接至VREF否则，MSB电容的底端连接至地接下来，下一个较小电容的底端连接至VREF，将新的 VCOMMON 电压与地电位进行比较继续上述过程，直至所有位的值均确定下来简言之， VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + . + B0 × VREF/2N-1 (B_为比较器输出 /ADC 输出位 )[3-2]2.1.1 DAC 校准对于一个理想的 DAC 来讲，每个与数据位相对应的电容应该精确到下一个较小电容的两倍在高分辨率ADC (如 16位)中，这会导致过宽的数值范围，以致无法用经济、可行的尺寸实现16 位的 SAR ADC (如 MAX195) 实际由两列电容组成，利用电容耦合减小LSB 阵列的等效容值 MSB 阵列中的电容经过微调以降低误差 LSB 电容的微小变化都将对16 位转换结果产生明显的误差不幸的是，仅仅依靠微调并不能达到16 位的精度，或者补偿由于温度、电源电压或其它参数的变化所造成的性能指标的改变。
考虑到上述原因， MAX195 内部为每个 MSB 电容配置了一个校准DAC，这些 DAC 通过电容耦合到主DAC 输出，根据它们的数字输入调节主DAC 的输出校准时，首先要确定用于补偿每个MSB 电容误差的修正代码，并存储该代码此后，当主 DAC 对应的数据位为高电平时就把存储的代码提供给适当的校准 DAC，补偿相关电容的误差一般由用户发起校准过程，也可以在上电时进行自动校准为降低噪声效应，每个校准过程都执行许多次(MAX195 大约持续14,000 个时钟周期 )，结果取平均值当供电电压稳定后最好进行一次校准高分辨率 ADC 应该在电源电压、温度、基准电压或时钟等任何一个参数发生显著变化后进行再校准， 因为这些参数对直流偏移有影响如果只考虑线性指标， 可以容许这些参数有较大改变 因为校准数据是以数字方式存储的，无需频繁转换即可保持足够的精度[3-3]2.2 比较器比较器需要具有足够的速度和精度， 尽管比较器的失调电压不影响整体的线性度，它将给系统传输特性曲线带来一个偏差，为减小比较器的失调电压引入了失调消除技术然而，还必须考虑噪声，比较器的等效输入噪声通常要设计在1 LSB 以内比较器必须能够分辨出整个系统精度以内的电压，也就是说比较器需要保证与系统相当的精度。
3. SAR ADC与其它 ADC 结构的比较3.1 与流水线 ADC 相比流水线 ADC 采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样 这种固有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价所谓延迟，在此情况下定义为ADC 采样到模拟输入的时间与输出端得到量化数据的时间差例如，一个5 级流水线 ADC 至少存在 5 个时钟周期的延迟，而 SAR 只有 1 个时钟周期的延迟需要注意的是，延迟的定义只是相对于ADC的吞吐率而言，并非指 SAR 的内部时钟，该时钟是吞吐率的许多倍 流水线 ADC需要频繁地进行数字误差校准，以降低对流水线上每一级闪速ADC (即比较器 )的精度要求而 SAR ADC 的比。