数字电路与逻辑设计实验1实验四 集成计数器及其应用实验性质：设计性一、实验目的⑴熟悉集成计数器的逻辑功能及各控制端的作用⑵掌握用集成计数器构成任意进制计数器的方法二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等计数器种类繁多，其分类方式大致有以下三种：第一种：按计数器的进制分通常分为二进制、十进制和 N 进制计数器第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号其计数速度快、工作频率高、译码时不会产生尖峰信号而异步计数器中的计数脉冲是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用第三种：按计数加减分类则有递减、递加计数器和可逆计数器其中可逆计数器又有加减控制式和双时钟输入式两种针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件一些常用的计数器如表 4-4-1 所示表 4-4-1序号 名称 型号 说明1 十进制同步计数器 74LS160 同步预置、异步清零2 四位二进制同步计数器 74LS161 同步预置、异步清零3 十进制同步计数器 74LS162 同步预置、同步清零4 四位二进制同步计数器 74LS163 同步预置、同步清零74LS190 异步置数、无清零端、单时钟输入5 十进制同步加/减计数器74LS192 异步置数、异步清零、双时钟输入74LS191 异步置数、无清零端、单时钟输入6 四位二进制同步加/减计数器74LS193 异步置数、异步清零、双时钟输入7 异步二—五—十进制计数器 74LS290 异步清零、异步置 9下面我们以 74LS160、74LS161、74LS190、74LS193、74LS290 为例，介绍计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。
1. 四位二进制同步计数器 74LS161其功能见表 4-4-2 所示,计数范围 0~15表 4-4-2输入 输出CTP CTT CP D0 D1 D2 CRLDD3Q0 Q1 Q2 Q3功能0 x x x x x x x x1 0 x x ↑ d0 d1 d2 d30 0 0 0d0 d1 d2 d3异步清零同步预置1 1 1 1 ↑ x x x x 加计数1 1 0 x x x x x x 保持 禁止计数数字电路与逻辑设计实验21 1 x 0 x x x x x 保持 禁止计数CP:时钟输入端，上升沿有效；Q 0~Q3：计数器输出端；CO:进位输出端；D 0~D3:并行数据输入端；CT T,CTP:计数控制端； :同步并行置入控制端，低电平有效； :异步清除输入端，L CR低电平有效该器件具有异步清零、同步预置数功能当 =0 时，计数器清零，Q 3Q2Q1Q0=0000，与 CPCR无关；当 =1、 =0 时，在 CP 脉冲上升沿的作用下，D 3~D0输入的数据 d3 d2 d1 d0被置入CR计数器，即 Q3Q2Q1Q0=d3 d2 d1 d0.进位输出 CO= Q3Q2Q1Q0。
当 CTT=CTP= = =1 时，在 CP 脉冲上升沿作用下进行加计数而在 CTT和 CTP中有低电L平时，计数器保持原状态不变因此，利用 CTT、CT P和 CO 可级联成多级计数器当计到最大数 15 时（Q 3Q2Q1Q0=1111） ，CO=1,而小于 15 时，CO=0，所以 CO 可作后级计数器 CTT、CT P端的控制信号，从而实现多级计数器间的级联下面介绍几个用 74LS161 构成 N 进制计数器的方法⑴利用异步清零功能构成 N 进制计数器利用异步清零功能构成 N 进制计数器时，当计到 N 个 CP 脉冲时，将 Q0~Q3中的高电平通过与非门将输出的低电平加到异步清零端 上，使计数器回到初始的 O 状态，从而实现了 N 进CR制这时并行数据输入端 D0~D3可接任意数据用 74LS161 构成的十一进制计数器，其电路如图 4-4-1 所示图 4-4-1 反馈清零法⑵利用同步预置功能构成 N 进制计数器利用同步预置功能构成 N 进制计数器时，并行数据输入端 D0~D3应接计数起始数据通常从 0 开始计数，这时 D0~D3应接低电平当计到(N-1)个 CP 脉冲时，将 Q0~Q3中的高电平通过与非门将输出的低电平加到同步置入控制端 上，这样当输入第 N 个 CP 脉冲时，计数器将被置LD数到 0，回到初始的计数状态，从而实现了 N 进制计数。
用 74LS161 构成的十一进制计数器，其电路如图 4-4-2 所示图 4-4-2 置数归零法还可以用预置补数法构成 N 进制计数器电路连接方式见图 4-4-3 所示（两电路功能相同）此电路的工作状态为 5~15预置端 D3D2D1D0 =0101，输出端 Q3Q2Q1Q0=1111（此时 CO=1） 这数字电路与逻辑设计实验3样，计数器从 5 开始计数，到 15 后回到 5由于 74LS161 为 16 进制，对模 N 计数器可利用预置（16-N）的方法实现也可利用 0~15 中任一段 11 个状态来实现模 11，如 2~12，4~14 等图 4-4-3 预置补数法⑶计数器位数的扩展74LS161 为 M16 加计数器，要实现模数大于 16 计数器，可将多片 74LS161 级联，进行扩展图 4-4-4 为构成 M166 的同步加计数器的逻辑电路图166 的最大状态为 165，二进制数为 10100101，需两片 74LS161两片的 CP 端连在一起，接成同步状态；片(1)的进位输出 CO端接片(2)的 CTT、CT P ， 保证片(1)的 Q3Q2Q1Q0由 1111 回到 0000 时，片(2)加 1。
就是说，片(1)每个 CP 脉冲进行加一计数，片(2)每第 16 个 CP 脉冲进行加一计数最后，在输出Q7Q6Q5Q4Q3Q2Q1Q0=10100101 时，由两片的 端回到 0LD图 4-4-4 74LS161 构成 M166 同步加计数器上图是利用同步预置功能实现的位数扩展，也可以用异步清零功能实现该电路，只不过是输出的二进制数加 1 而已2.十进制同步加法计数器 74LS16074LS160 的功能同表 4-4-2 所示，它与 74LS161 的功能完全相同，但它是十进制计数器，当计数状态计到 1001 时，即产生进位输出，并重新由 0000 开始计数，计数范围 0~9用74LS160 构成 N 进制计数器的方法可参见 74LS161 的设计方法，在这里就不再赘述图 4-4-5 为用两片 74LS160 构成 60 进制计数器的电路图，初态为 0000数字电路与逻辑设计实验4图 4-4-5 74LS160 构成 60 进制计数器3.十进制同步加/减计数器 74LS19274LS192 是具有异步清零、异步预置功能的双时钟十进制同步加/减计数器引脚排列如图4-4-6 所示功能见表 4-4-3 所示。
表 4-4-3输入 输出CR CPU CPD D0 D1 D2 LD3Q0 Q1 Q2 Q3功能1 x x x x x x x0 0 x x d0 d1 d2 d30 0 0 0d0 d1 d2 d3异步清零同步预置0 1 ↑ 1 x x x x 加计数0 1 1 ↑ x x x x 减计数0 1 1 1 x x x x 保持 禁止计数图 4-4-6 74LS192 引脚图CR：异步清零端，高电平有效； ：异步并行置入控制端，低电平有效；CP u加计数LD时钟输入端，上升沿有效；CP D减计数时钟输入端，上升沿有效； 借位输出端，BO低电平有效； 进位输出端，低电平有效；Q 0~Q3：计数器输出端；D 0、D 1、D 2、D 3：并行CO数据输入端当 CR=1 时，计数器清零（称为异步清零） ，与 CPD、CP u无关；CR=0，只要 =0 时，D 0~D3L端输入的数据 d0~d3就被置入计数器，Q 0Q1Q2Q3= d0d1d2d3。
当 CR=0， =1 时，执行计数功能若 CPD=1，由 CPu端输入计数脉冲时，进行加计数；LCPu=1，由 CPD端输入计数脉冲时，进行减计数；CP u=CPD=1 时，计数器保持原状态不变当加计数到最大数 9 （Q 0Q1Q2Q3=1001）时，CP u脉冲下降沿使 端变为低电平如再输入CO数字电路与逻辑设计实验5一个 CPu脉冲的上升沿时， 端又变为高电平，输出上升沿的进位信号当减计数到 0000 时，CO端变为低电平，如再输入一个 CPD脉冲上升沿时， 端也会输出一个上升沿的借位信号，BOBO同时计数器回到最大数计数器级联时，需将 、 依次和后级计数器的 CP u、 CP D相连B下面介绍用 74LS192 构成 N 进制计数器的方法⑴利用异步清零功能构成 N 进制计数器利用异步清零功能构成 N 进制计数器时，当计到 N 个 CP 脉冲时，将输出 Q1~Q4中为高电平的信号，通过与门加到 CR 端上，使计数器回到初始 0 的状态，从而实现 N 进制计数器图4-4-7 为 74LS192 构成六进制加计数器图 4-4-7 74LS192 构成六进制加计数器⑵利用异步预置数功能构成 N 进制计数器利用异步预置数功能构成 N 进制计数器时，当计到 N 个 CP 脉冲时，将输出 Q1~Q4中为高电平的信号，通过与非门加到 端上，使计数器回到初始计数状态，从而实现 N 进制计数器。
LD应当指出，这时 D0D1D2D3应接计数器起始数据，通常接入低电平 04-4-8 为 74LS192 构成六进制加计数器图 4-4-8 74LS192 构成六进制加计数器⑶多级计数器的串行级联将低位计数器的进位输出 、借位输出 分别和高位计数器的加计数时钟端 CPu、减计COB数时钟端 CPD相连D 0~D3接计数起始数据当进行加计数时，应取 CPD=1，由 CPu端输入计数脉冲当计到最大数（1001）时，如再输入一个计数脉冲，则本位计数器回到 0，同时 端向高位送出进位脉冲，使高位加 1当进行减计数时，应取 CPu=1，由 CPD端输入计数脉冲，当减到 0000 时，如再输入一个减计数脉冲，计数器变为最大值同时 端送出一个借位脉冲，使高位减 1图 4-4-9 所示为 100 进制加/B减计数器，D 0~D3可接任意数据如进行减计数时，通常取 D3D20D1D0=0000数字电路与逻辑设计实验6图 4-4-9 74LS192 级联成 100 进制加/减计数器⑷计数器级联成 60 进制减计数器个位计数器取 D3D20D1D0=0000，十位计数器取 D3D20D1D0=0110.减计数脉冲由个位的 CPD输入，借位输出端 和十位 6 计数器的 CPD相连，并将其 和 相连，便构成 60 进制减计数BOBOL器。
电路如图 4-4-10 所示图 4-4-10 74LS192 级联成 60 进制减计数器4.4 位二进制同步加/减计数器 74LS19374LS193 是具有异步清。