PIC-E总线扩展与PCIMG1.3协议详解课程大纲Ø 本次课程的主要内容PCI Express规范简介PCI Express扩展PICMG 1.3PCI Express规范简介Ø PCI-E接口定义Ø 高速差分对Ø LVDS眼图Ø PCI-E串行信号完整性PCI-E接口定义PCI-E接口定义高速差分对Ø具有3种状态，0、1、和空闲状态Ø8b/10b编码、目的高速差分对Ø发送驱动器特性峰值到峰值差动电压：800mV~1200mV可提供的最大电流：90mA空闲状态下的差动电压： 0mV~20mVØ输入接收器特性峰值到峰值差动电压灵敏度：175mV~1200mV空闲检测阈值电压： 65mV~175mVLVDS眼图Ø眼图的成因：由于示波器的余辉作用，扫描所得的每一个码元波形将重叠在一起，从而形成眼图 Ø指标：眼高、线迹、眼图张开度、交叉点宽度抖动可使眼水平变窄或变宽噪声或信号衰减使眼垂直变窄或变宽LVDS眼图Ø 最大抖动导致最低眼宽度TTX-EYEØ 最大抖动规范JT=1- TTX-EYEØ 峰值到峰值差动电压VTX-DIFFP-PLVDS眼图Ø 眼图在特定环境中应用（ 1 ）最佳抽样时刻应 在 “眼睛” 张开最大的时刻。
（ 2 ）对定时误差的灵敏度可由眼图斜边的斜率决定斜率越大，对定时误差就越灵敏 （ 3 ）在抽样时刻上，眼图上下两分支阴影区的垂直高度，表示最大信号畸变 （ 4 ）眼图中央的横轴位置应对应判决门限电平 （ 5 ）在抽样时刻上，上下两分支离门限最近的一根线迹至门限的距离表示各相应电平的噪声容限，噪声瞬时值超过它就可能发生错误判决 （ 6 ）对于利用信号过零点取平均来得到定时信息的接收系统，眼图倾斜分支与横轴相交的区域的大小，表示零点位置的变动范围，这个变动范围的大小对提取定时信息有重要的影响 LVDS眼图Ø PCI-E2.0，周期为200ps，时间窗400psPCI-E串行信号完整性Ø 所谓信号完整性 , 涉及传输线上的信号质量及信号定时的准确性 Ø 信号完整性问题主要包括：Ø 反射 Ø 振铃 Ø 地弹Ø 串扰PCI-E串行信号完整性Ø PCI-E信号完整性解决方法Ø 阻抗匹配设计Ø 去耦电容和滤波电容应用Ø 对称布线与信号线长度匹配Ø 弯曲控制Ø 过孔接地穿引Ø 控制抖动PCI-E扩展Ø PEX8696Ø PES32NT24XG2Ø 桥芯片硬件设计规范Ø 配置举例PEX8696Ø 利用桥芯片实现PCI-E通道扩展PEX8696Ø 8696桥芯片特点和功能PEX8696PEX8696PES32NT24XG2Ø 非透明桥功能X4带宽为4GB/s，单向2GB/s，即为20Gb/s（效率估计为0.6）PES32NT24XG2Ø IDT桥芯片PES32NT24AG2PES32NT24XG2Ø Port Clock Modes PES32NT24XG2Ø Port Operating ModesØ Switch PartitioningØ Non-Transparent OperationØ DMA OperationØ Dynamic Reconfiguration and FailoverØ Multicasting and Non-Transparent Multicasting桥芯片硬件设计规范Ø 一些硬件设计上的规范桥芯片硬件设计规范桥芯片硬件设计规范桥芯片硬件设计规范配置举例Ø IDT桥芯片配置举例通过EEPROM配置2个Partition，一个是1个上行端口带8个下行端口，一个是1个上行端口带3个下行端口；不用的端口均禁止功能1. SWMODE[3:0]设置为0X0D（硬连接)(Multi-partition with serial EEPROM initialization模式)2.设置下列寄存器值为0– Side Effect Delay Timer (SEDELAY register)– Port Operating Mode Change Drain Delay Timer (POMCDELAY register)– Reset Drain Delay Timer (DRAINDELAY register)– Upstream Secondary Bus Reset Delay (USBRDELAY register)3.设置SWPART0CTL register，激活Partition04.设置SWPART1CTL register，激活Partition1配置举例5.给2个partition配置下行端口–设置SWPORTxCTL寄存器，配置该端口• MODE field to ‘Downstream switch port’• PART field to the appropriate partition (e.g., 0 or 1) • OMA field to ‘no action’– 设置该端口的PHYLSTATE0寄存器的FLRET位，使该端口的连接可以被监测6.给2个partition配置上行端口，通过设置SWPORTxCTL寄存器完成7.Disable不用的端口，通过设置SWPORTxCTL寄存器完成• MODE field to ‘Disabled’ • OMA field to ‘no action’ • PART field to any value (this field is irrelevant for this port operating mode change)配置举例8. 设置上行端口的PCIe性能和扩展能力配置举例9. 如果Partition的复位信号需要通过PARTxPERSTN输入引脚控制，需要对GPIO脚进行配置10.将步骤2中寄存器恢复为默认值上述配置过程必须在PCIe本层设备枚举之前完成PICMG 1.3Ø 规范特点Ø 规范优势Ø SHB Express 架构Ø SHB 底板一 、规范特点Ø新一代工业计算机平台规格Ø由两个x16与两个x4的PCI Express connector构成 一 、规范特点A0 (x8 PCIe Config.)A1 (x8 PCIe Config.)A3 (x4)A2 (x4)A1 (x4)A0 (x4)Reference Clocks for all PCIe Ports (up to 8 clocks)B0 (x4 PCIe Config.)B0 (x1)B1 (x1)B2 (x1)B3 (x1)PCI Express Interface Configuration A A0 (x16 PCIe Configuration)PCIe Configuration ExamplesPCI Express Interface Configuration BGraphics Centric Exp. C1X16 (PAB (peak available bandwidth) = 8GB/s)Ref. ClocksX4 (PAB = 2GB/s)Second x8Server Centric Exp. C2Ref. Clocksx41st x8(PAB = 4GB/s)Second x4Server Centric Exp. C3Ref. ClocksFirst x4Third x4x8Fourth x4Server Centric Exp. C4Ref. ClocksFirst x4Fifth x4Second x4Third x4WorkSta Centric Exp. C5Ref. Clocks1st 2nd3rd4th5th6th7th8th一 、规范特点Ø大幅度增加+12V电源的供给,也减少+5V的供给 Ø结构的考虑 ：零件面和PCIe卡相反ØInsertion loss问题Ø新增功能（相对PICMG1.2）•Miscellaneous I/O ports•IPMB Interface （智能平台管理总线 ）•Hot plug support •VIO电压侦测 •电源管理 •SM bus support 一 、规范特点ØSHB分为长卡和短卡两种Edge Connector Electrical Functions: A/B – PCIe Links & Power C - I/O & PowerD - Optional 32-bit PCI(-X) Edge Connector Mechanicals: A/C – x16 PCIe, 164 contacts eachB/D – x8 PCIe, 98 contacts each 13.33” MAX. (338.582mm)4.98” MAX. (126.390mm)Cross hatched area free from trace runs and components on both sides4.98” MAX. (126.390mm)6.60” MAX. (167.64mm)D C B A B A二、规范优势Ø解决串行总线传输时的瓶颈 Ø带宽增加至10GB/SØ简化系统的设计，缩短MTTR Ø可提供远程系统管理或是监控应用Ø可提供多样的背板选择 Ø可利用最新的处理器与芯片组的功能 三、 SHB Express 架构Host Board Architecture Example – Dual ProcessorEdge Connectors A & BConfigured as one x4 and two x8 PCI Express links, with five PCIe reference clocksEdge Connector C Additional power and optional I/O三、 SHB Express 架构四、SHB 底板Specific SHB Interfaces and Backplane combinations- Examples of optimum backplane matches for SHB1 SHB2: Server Centric Example Configuration C2- Examples of optimum backplane matches for SHB2 The backplane’s PCIe configuration straps alert the SHB to PCIe link type SHB1: Graphic Centric Example Configuration C1SHB PCI Express Configuration ASHB PCI Express Configuration BOne x16 PCIe Link One x4 PCIe LinkSHB PCI Express Configuration ASHB PCI Express Configuration BTwo x8 PCIe Links One x4 PCIe LinkBP2:One x16 and four x1 slotsx16x1 x1 x1 x1SHB Slots – A/BBP1: One x16 and one x4 slotx16x4SHB Slots – A/BBP3:Five x1 PCIe slotsx1x1 x1 x1 x1SHB Slots – A/BTwo x8 slots and one x4 slotBP4:x8x4x8SHB Slots – A/BBP5: One x16, x8 and x4 slotX 16x8x4x8SHB Slots – A/BFive x4 PCIe slotsBP6:x4x4x4x4x4SHB Slots – A/B四、SHB 底板SHB E。