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1、1 2010 Shaopeng DDR技术及实例设计详解 邵鹏 2011年5月 90minus 2010 Shaopeng 培训大纲 ? 设计实例介绍 ? DDR设计分析 ? 仿真库的建立 ? 仿真条件设置Setup Advisor ? （预）布局 ? 仿真约束生成和实施 ? 约束实施和布线 ? 布线后的仿真验证 ? DDR2和DDR3介绍和技术比较 2010 Shaopeng 设计实例介绍 整个DDR功能模块由四个512MB的DDR芯片组成，选用Micron的DDR存储 芯片MT46V64M8BN- 75。每个DDR芯片是8位数据宽度，构成32位宽的 2GB DDR存储单元，地址空间为Add
2、，分四个Bank，寻址信号为 BA。 每个DDR芯片独享DQS，DM信号，四片DDR芯片共享RAS#，CAS#， CS#，WE#控制信号。 DDR工作频率为133MHz。 DDR控制器选用Xilinx公司的FPGA，型号为XC2VP30_6FF1152C。 2010 Shaopeng DDR设计分析资料准备 2 2010 Shaopeng DDR设计分析DDR规范AC，DC特性 在DDR规范文件“JEDEC79R2.pdf”的第51页 “TABLE 6: ELECTRICAL CHARACTERISTICS AND DC OPERATING CONDITIONS”中对DDR的DC有明确要求：
3、VCC=+2.5V0.2V，Vref=+1.25V0.05V，VTT=Vref0. 04V。 2010 Shaopeng DDR设计分析DDR规范时序要求 2010 Shaopeng DDR设计分析DDR芯片时序特性输入 2010 Shaopeng DDR设计分析DDR芯片时序特性输出 3 2010 Shaopeng DDR 设计分析 思考？ 完成了DDR芯片设计需求分析，接下来要做什么？ ParametersValues (ns or V)Description System Tck7.5nsSystem clock 133MHz DDR芯片 Tdv=Tqh- Tdqsq2.50Output
4、 Data Valid Window Tqh=Thp- Tqhs3.00DQ- DQS hold, DQS to first DQ to go non- valid Thp3.75Half clock period Tqhs0.75Data Hold Skew Factor Tdqsq0.50DQS- DQ skew, DQS to last DQ valid Tdipw(Min)1.75DQ and DM input pulse width (for each input) Tds0.50DQ and DM input setup time relative to DQS Tdh0.50DQ
5、 and DM input hold time relative to DQS VIHAC(Min) =VREF+ 0.311.56Minimum of High Logic, AC VILAC(Max) =VREF-0.310.94Maxium of Low Logic, AC VIHDC(Min)=VREF+ 0.151.40Minimum of High Logic, DC VILDC(Max)=VREF- 0.151.10Maxium of Low Logic, DC VREF1.25Typical of Reference 2010 Shaopeng DDR设计分析DDR控制器 AC
6、，DC特性分析 ? 首先我们要确定在FPGA中所使用的I/O逻辑，按照DDR的规范要 求，我们应该选择2.5V的SSTL_2C(SSTL_2 Compatible)标准的I/O逻 辑，这也就确定了我们将来做仿真分析器件的模型。 ? 然后，按照阅读DDR芯片手册的方法，我们需要在FPGA的数据 手册120页中找到“Virtex-II Pro and Virtex-II Pro X Platform FPGAs: DC and Switching Characteristics”，这就是FPGA中关于各种I/O逻辑 的电气特性和开关特性（开关特性也即AC特性）的描述。在这 一节中，还有一个子标题“
7、Source-Synchronous Switching Characteristics”，这个正是我们要找的针对于SSTL_2C的接口特性 参数。通读这一小节的内容后，读者应该能发现文章的重点在 于“Source Synchronous Timing Budgets”，这就是我们在FPGA和存 储芯片之间实现DDR协议的时序保证。也是我们前面所讲的， DDR时序规范在FPGA实现上的具体要求。 2010 Shaopeng DDR设计分析DDR控制器 时序分析 ParametersValues (ns)Description System Tck7.5nsSystem clock 133MHz
8、 FPGA（DDR Controller） Tdp3.75Data period Tdv=Tdp- (Tclkjitter+ Tdcd+ Tclkskew+ Tpkgskew)3.16Output Data Valid Window Tclkjitter0.15CLKOUT_PER_JITT_180 Tdcd0.10Duty Cycle Distortion TDCD Tclkskew0.22Clock Tree Skew TCKSKEW Tpkgskew0.12Package Skew TPKGSKEW Tdvin=(Tsample+ Tclkskew+ Tpkgskew)0.84Minim
9、um Input Data Valid Window Tsample0.50Sampling Error at Receiver Pins TSAMP 2010 Shaopeng 仿真库的建立DDR芯片的IBIS文件处理 查看Log ? 我们首先对“t27b.ibs”文件进行处理 ： Results of the most recent parse: IBISCHK4 V4.2.0 Checking C:ProjectsBookSIsimodelst27b.ibs for IBIS 3.2 Compatibility. WARNING (line 635) -Pulldown Maximum
10、data is non- monotonic WARNING (line 636) -Pulldown Minimum data is non- monotonic WARNING (line 637) -Pulldown Typical data is non- monotonic WARNING (line 837) -Pullup Maximum data is non- monotonic WARNING (line 839) -Pullup Typical data is non- monotonic WARNING (line 840) -Pullup Minimum data i
11、s non- monotonic WARNING (line 1525) -Pulldown Maximum data is non- monotonic WARNING (line 1528) -Pulldown Typical data is non- monotonic WARNING (line 1530) -Pulldown Minimum data is non- monotonic WARNING (line 1729) -Pullup Maximum data is non- monotonic WARNING (line 1731) -Pullup Typical data
12、is non- monotonic WARNING (line 1733) -Pullup Minimum data is non- monotonic Errors : 0 Warnings: 12 File Passed 4 2010 Shaopeng 仿真库的建立DDR芯片的IBIS文件处理解读文件 2010 Shaopeng 仿真库的建立DDR芯片的IBIS文件处理检查数据 2010 Shaopeng 仿真库的建立DDR芯片的IBIS文件处理转换模型 RUNNING DMLCHECK for C:ProjectsBookSIsimodelst27b.dml WARNING line 1
13、30: T27B_DM_INPUT PowerClamp: Overall typical area exceeds overall maximum area WARNING line 130: T27B_DM_INPUT PowerClamp: Overall minimum area exceeds overall typical area WARNING line 830: T27B_DQ_FULL PullUp: non- monotonic region(s) in the range of - 1.11V to - 0.67V WARNING line 719: T27B_DQ_F
14、ULL PullDown: non- monotonic region(s) in the range of - 0.89V to - 0.45V WARNING line 611: T27B_DQ_FULL PowerClamp: Overall typical area exceeds overall maximum area WARNING line 611: T27B_DQ_FULL PowerClamp: Overall minimum area exceeds overall typical area WARNING line 964: TVCurve should asympto
15、tically approach a final value -point added WARNING line 1077: T27B_DQ_FULL RisingWaveform rise_2 min: Non- monotonic dV = 0.0514498 at time 6.10003e- 010 exceeds 1% of voltage span WARNING line 1077: T27B_DQ_FULL RisingWaveform rise_2 typ: Non- monotonic dV = 0.0569819 at time 4e- 010 exceeds 1% of
16、 voltage span WARNING line 1077: T27B_DQ_FULL RisingWaveform rise_2 max: Non- monotonic dV = 0.0567449 at time 2.39999e- 010 exceeds 1% of voltage span WARNING line 1077: TVCurve should asymptotically approach a final value -point added WARNING line 259: T27B_DQ_FULL FallingWaveform fall_1 typ: Non- monotonic dV = 1.93297 at time 3.00001e- 009 exceeds 1% of voltage span WARNING line 259: TVCurve should asymptotic
