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1、学员作业课程名称： 集成电路封装与测试 作业内容： 封装测试及其失效分析 任课教师： 张江元 学员姓名： 赵常盛 学员学号： 所在班级： 集成电路工程 教师评分： （签名）封装测试及其失效分析过程中应用的技术分析手段/工具 赵常盛前言随着系统集成度与加工技术的飞速发展，超大规模集成电路(VLSI)测试已经成为一个越来越困难的问题。先进的技术使得人们能以合理的成本快速设计和制造非常复杂的电路，随着产品成本的降低，总成本中测试所占的比重不断增加。为了控制成本，测试工程师在不断改进和组合各种测试方法。但在实际中，VLSI测试技术的发展总是远远落后于设计与制造的发展。一则，ATE(自动测试设备)的发展
2、很难跟得上芯片的发展步伐(系统时钟、信号精度、存储数据量等)；再则，高性能ATE的价格将令人望而却步。因此，我们还可以选择另一个途径，即要求设计工程师在设计电路时就考虑测试的复杂性，设计易于测试的电路，以降低测试的难度，即可测性设计技术。测试的基本原理是：从输入端施加若干激励信号，观察由此产生的输出响应，并与预期的正确结果进行比较，一致就表示系统正常，不一致则表示系统有故障。显然，测试电路的质量依赖于测试矢量的精度。根据测试的具体目的，VLSI测试可以分为4种类型：(1)特性测试(验证测试)：这种类型的测试在生产之前进行，目的在于验证设计的正确性，并且器件要满足所有的需求规范。需要进行功能测试
3、和全面的ACDC测试。(2)生产测试：不考虑故障诊断，只做通过、不通过的判决。主要考虑的因素是测试时间即成本。(3)老化测试：在实际应用中。通过测试的芯片有些很快失效，有些则会正常工作很久，老化测试就是通过一个长时间的连续或周期性的测试使不好的器件失效，从而确保通过老化测试后的器件的可靠性。(4)成品检测：在将采购的器件集成到系统之前，系统制造商进行的测试。测试方法1. 测试图形生成方法在生产阶段，为了尽可能防止有缺陷或故障的芯片流入市场，而需要对它们进行的检查。它需要由测试人员利用测试仪对芯片施加激励并分析其响应，来判断芯片是否存在故障。施加什么样的激励，可以使故障激活，同时能在输出端测量出
4、来是测试的核心问题，自动测试图形生成算法就是要研究和解决如何加最少的测试矢量达到较高的故障检测效果。超大规模集成电路的测试生成算法不仅用于集成电路的测试生成和故障诊断，而且可以用于印刷电路板的光板测试和加载板测试，同时它也是集成电路自动测试设备的核心技术之一。传统的自动测试图形生成算法大都是针对门级的。从1959年Eldred开始了结构逻辑电路测试时代起，至今为止，门级自动测试图形生成算法已经有了它自己的一套体系。从电路的时序方面考虑，对于具体的测试算法，分为组合电路测试生成和时序电路测试生成两部分内容。组合电路的测试生成算法主要有：穷举法；代数法(布尔差分法)；路径敏化法；蕴涵图法；随机法。
5、其中，1966年Roth提出的D算法成为第一个完全的测试生成算法，标志着数字计算机硬件故障系统测试矢量生成的真正开始。而后提出的PODEM算法和FAN算法使自动推导组合电路测试的理论更加完善，成为沿用至今的算法。现在还有一种让人感兴趣的方法是基于二元判决图(BDD)的ATPG算法，对于没有非常严重的重汇聚扇出(例如乘法器)的电路，这种方法是很有效的。由于测试开始时内部存储器的未知状态和长的测试码序列，使得时序电路的测试生成比组合逻辑更加复杂。其测试矢量不是简单的一个测试码，而是具有一定长度和指定顺序的的测试序列。时序电路测试矢量生成算法主要分为两类：一类是建立一个电路模型，通过组合ATPG方法
6、生成测试码的时间帧展开方法；一类是使用一个故障模拟器和一个矢量生成器获得测试码的基于模拟的方法。基于模拟的算法的典型代表就是遗传算法。经过多年的研究和改进，已经将遗传算法和其它算法联合使用，基于蚂蚁算法和遗传算法的测试矢量生成算法就是一个成功的例子。随着VLSI的出现，传统的门级测试生成算法开始显得力不从心，测试向高层发展成为必然。在系统高层描述中，寄存器传输N(RTL)描述的测试技术受到广泛关注。针对RTL描述产生的测试向量不仅可以作为电路的功能测试，还有利于测试其结构故障。目前高层次测试方法主要有：电路描述层次化的测试方法；基于电路功能的测试方法；基于电路结构的测试方法；基于模拟的测试方法
7、；利用软件测试技术。但在高层次的测试生成中仍没有像门级那样普遍认可的通用形式的故障模型或错误模型，以及针对这些模型有效地产生测试的方法。2. 存储器测试功能存储器测试分别包括芯片级、阵列级和板级的测试。为了使测试经济，芯片级测试必须采用存储器故障模型进行。存储器阵列测试也用于测试芯片选择和控制逻辑。存储器板级测试必须测试存储器阵列、刷新逻辑、错误检测和纠错逻辑、板选择器硬件、存储器板控制器。存储器的物理检查是不可能的，这要求将物理故障模型化为逻辑故障，可模型化存储器系统为互连的功能模块集。模型化的逻辑故障使测试方法与电路技术和制造工艺无关，但它的一个缺点是由于高层次的故障模型化不可能阐述测试矢
8、量所检测的失效与实际物理缺陷的关系。在存储器中可能发生的功能故障主要有固定故障(SAF)、转换故障(TF)、耦合故障(cF)和相邻矢量敏化故障(NPSF)四大类。存储器的特殊结构决定了它有不同于一般数字电路的特殊算法。对于单独的存储器，其主要测试算法有：存储器扫描或MSCAN法；棋盘式图形法；飞驰图形GALPAT法；飞驰对角线/列法；March算法。March算法是当今最流行的存储器测试算法之一。这种算法的故障覆盖率相当好可以包括单元固定，跳变状态以及大量的PSF和耦合故障。对于嵌入式存储器，采用的测试方法和一般单独的存储器的测试方法又有所不同。ASIC功能测试是最简单和低成本的方法，但只适用
9、于小型存储器，且不能进行故障诊断。对于小型存储器，通常采用的是局部边界扫描或增加测试外壳的方法，但这种方法测试时间长，且需要大量额外的设计。通过I，0多路器直接访问的测试方法是使用得最广泛的方法，这种方法可以进行详细的测试，但它不能进行全速测试。在过去的几年中，自建内测试(BIsT)已被认为是是嵌入式存储器测试的一种极为重要的方法，它有EDA工具进行支持，能执行全速测试，但硬件开销是最大的，而且故障诊断分析也很困难。此外，还有一种利用片上微处理器进行测试的方法。在这种方法中，把微处理器当成一个测试仪，利用它的存储器中的汇编语言程序产生测试图形，同时，通过微处理器汇编器获得可执行代码。这种方法只
10、适合那些包含一个或多个微处理器核的SOC设计，并且需要一个ATE接口API用来处理汇编器产生的二进制代码。在SOC中，对于大型的嵌入式存储器，除测试外还有一个关键的问题是存储修复。在测试过程中，当故障被确定和定位后，进行冗余分析来确定那些故障是可以通过冗余的行或列来修复。根据这样的冗余分析就可以进行硬件或软件的修复过程。3. IDDQ测试IDDQ表示静止状态时电源电流，称为静态功耗电流，或漏电流。对此电流的测试就称为IDDQ测试。IDDQ测试是源于物理缺陷的测试，也是可靠性测试的一部分。在工作正常时，CMOS器件的静态电流一般极小。但生产中造成的缺掐如桥或短路点会造成漏电流，进而增加静态电流。
11、用功能测试方法可能很难检查出来。IDDQ测试方法就是利用上述特点来工作的，它对器件的静态电流进行参数测试，检查一下实测值是否偏离标称值。这种测试方法能够检查出哪怕是最全面的功能测试也无法查出来的缺陷，包括那些不会马上引起功能出错，但会造成器件寿命变短的缺陷。这些缺陷不会立即影响电路或系统的逻辑功能，但在器件工作一段时间之后就会显现出来，采用这种器件会很大程度的影响系统的可靠性。IDDQ测试的基本过程是：测试图形施加；等待瞬变过程消失；检查静态IDDQ是否超过阈值。IDDQ测量方法分为片外测量和片内测量。片外测量是常用的测量方法，其方案可分为交流和直流两种。片外电流测试存在测量分辨率不高、测试速
12、度低、测试设备泄漏电流影响等缺点，测试设备的延迟、电流探头的LRC效应和探头尺寸的限制等也影响测量效果，片内测试则可以有效地解决这些问题，它是在被测器件内部设计一个附加电路，对流过的电源电流进行处理，然后输出一个信号，指出该器件是否正常。IDDQ测试可用于检测固定故障，恒定通故障，桥接故障和一些恒定开路故障，更为重要的是，不论用什么样的模型来模拟引起泄漏电流的缺陷，IDDQ测试都可以发现此类缺陷。电流测试的测试图形是一组信号，对可能存在缺陷的CMOS电路建立一条或多条从到地之间的路径。包括基于电路级模型的测试图形生成和基于泄漏故障模型的测试生成。IDDQ测试的优点是它与故障在电路中的位置无关，
13、并且测试成本很低；但是必须要选择合适的测试手段，而且对于深亚微米技术来讲，由于亚阈值元件的增加，静态电流已高得不可区分。而IDDQ测试的关键问题正是如何从量值上区分正常电路的电流和有缺陷电路的电流。随着截止电流的增加，无故障电路的静态电流与有故障电路的静态电流之问差距变小。为了使得电流测试适应工艺发展的需要，关键的一点是控制截止电流。a) 模拟和混合信号测试为了减小封装和装配成本，设计者经常将模拟和数字器件集成在同一新芯片上，但是由于模拟电路参数是连续的范围以及缺乏好的可接受的故障模型，它也不可能像数字电路那样划分为若干个独立的模块分别测试，故模拟测试比数字测试更加困难，混合信号的测试成本成为
14、更严重的问题。为了满足模拟和混合信号测试需求，IEEE制定了模拟和数模混合信号测试总线标准IEEE l 1494，它同IEEE 1 1491标准兼容，一方面实现数模混合芯片之问的导通测试，另一方面也可对数模混合芯片的内部电路以及同其相连的外部元件进行测试。另外，我们也可以采用可测性设计技术来提高测试效率。当前模拟信号测试主要是采用基于DSP的模拟测试仪施加基于DSP功能测试矢量进行的，但也面临着大量的测试矢量和非常长的测试时间的问题，因此，基于故障模型的模拟电路故障模拟和自动测试矢量生成方法在工业上逐渐被接受。这种基于模型的模拟信号测试获得了缩短测试矢量数的机会，可以作为传统方法的补充。b)
15、系统测试随着集成电路深亚微米制造技术和设计技术的迅速发展，将整个系统集成在一块芯片上(soc)已经成为可能。SOC通常是由来自不同厂商的各种IP核构成，因此它的测试不可能象一般芯片那样整体测试，而是对嵌入其中的各个IP核分别测试。由于存在知识产权的问题，故对SOC的测试逐渐成为其发展的瓶颈。为此，IEEE提出了嵌入式核测试标准P1500，作为IP核开发者和IP核集成者之间的桥梁。对于IP核的测试，我们可以分为数字逻辑核的测试、存储器核的测试、模拟混合信号电路核的测试，以及微处理器核的测试。对于不同类型的核都有其特定的内建自测试或边界扫面的可测性设计方案，更有利于我们对核测试的实现。集成电路测试失效分析方法与应用这里我们提到的失效分析方法有红外发光显微镜失效分析、电测试失效分析、塑封IC失效分析、芯片剥层技术失效分析、等，我们这里只叙述前面的两种方法。1. 电测试失效分析集成电路失效分析中涉及的失效模式一般以电性能功能失效、电性能参数失效比例最大。电性能功能失效主要指开短路失效，逻辑输出不正确或模拟输出错误；电性能参数失效主要指诸如电压、电流、电阻、温度系数、失调电压、开关参数等详细的电参数失效。失效分析的一个重要过程就是故障复现，也就是要判断出失效的情况是否是和委托方提供的失效模式是一致的，委托方描述的情况是否真实可靠，做到双方
