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1、高速 PCB 顶级设计群 282458668高速 PCB 顶级设计群 282458668DDR 布线总结(来源：网络)DDR 布线应注意的问题：内存的作用是用来存储数据的，写入 1 读出 1，写入 0 读出 0，因此必须保证数据访问正确。产生数据访问错误的情况主要有如下两种：1、判决错误，0 判成 1，1 判成 0。可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。 2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。 只要解决好这两个问题，保证内
2、存正确访问，内存电路就设计成功了。为了满足建立保持时间，同频同相，采样正确，我们对走线的布线要求是：等长布线。但是由于 DDR 有高速时钟信号，高速跳变的边沿，就必须考虑到在 PCB 板上存在传输线效应的问题，对于布线长度有了要求。避免传输线效应的方法1、严格控制关键网线的走线长度。如 果采用 CMOS 或 TTL 电路进行设计，工作频率小于 10MHz，布线长度应不大于 7 英寸。工作频率在 50MHz 布线长度应不大于 1.5 英寸。如果工作频率 达到或超过 75MHz 布线长度应在 1 英寸。对于 GaAs 芯片最大的布线长度应为 0.3 英寸。如果超过这个标准，就要通过软件仿真来定位走
3、线.走线的精确长 度需物理软件(如:PADS 等)控制。2 合理规划走线的拓扑结构解决传输线效应 的另一个方法是选择正确的布线路径和终端拓扑结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走 线所扭曲。通常情形下，PCB 走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。DDR 布线分析：根据 DDR 信号的种类可以分为不同的信号组，如下表所列：高速 PCB 顶级设计群 282458668信号引脚说明：VSS 为数字地，VSSQ 为信号地，若无特别说明，两者是等效的。VDD 为器件内核供电，VDDDQ 为
4、器件的 DQ 和 I/O 供电，若无特别说明，两者是等效的。其 中，数据组的分组应该以每个字节通道来划分，DM0、DQS0 以及DQ0DQ7 为第 1 字节通道，DM1、DQS1 以及 DQ8DQ15 为第 2 字节通道， 以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配，每组内信号长度差应该严格控制在一定范围内。不同组的信号间 虽然不像组内信号那样要求严格，但不同组长度差同样也有一定要求。信号组布线顺序为了确保 DDR 接口最优化，DDR 的布线应该按照如下的顺序进行：功率、电阻网络中的 pin 脚交换、数据信号线布线、地址命令信号布线、控制信号布线、时
5、钟信号布线、反馈信号布线。数据信号组的布线优先级是所有信号组中最高的，因为它工作在 2 倍时钟频率下，它的信号完整性要求是最高的。另外，数据信号组是所有这些信号组中占最大部分内存总线位宽的部分，也是最主要的走线长度匹配有要求的信号组。高速 PCB 顶级设计群 282458668地址、命令、控制和数据信号组都与时钟的走线有关。因此，系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑，以确保所有这些关系都能够被满足。各组信号布线长度匹配时钟信号： 以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计
6、好线宽线距，计算 好差分阻抗，再按照这种约束来进行布线。所有的 DDR 差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考 DDR 控制器的 实施细则，信号线的单线阻抗应控制在5060 ，差分阻抗控制在 100120 。时钟信号到其他信号应保持在 20 mil 以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于 20 mil。串联终端电阻 RS 值在 1533，可选的并联终端电阻 RT 值在 2568 ，具体设定的阻值还是应该依据信号完整性仿真的结果。数据信号组： 以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在 5060 。线宽要求参考实施细则。
7、与其他非 DDR 信号间距至少隔离 20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通 DQS 和数据屏蔽信号 DM 长度差应控制在25 mil 内(非常重要)，不同字节通道的信号长度差应控制在 1 000 mil 内。与相匹配的 DM 和 DQS 串联匹配电阻 RS 值为 033 ，并联匹配终端电阻 RT 值为 2568。如果使用电阻排的方式匹配，则数据电阻排内 不应有其他 DDR 信号。地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在5060 。信号线宽 参考具体设计实施细则。信号组与其他非 DDR 信号间距至少保持在 20 mil 以上。组内信号应
8、该与 DDR 时钟线长度匹配，差距至少控制在 25 mil 内。串联匹配电阻 RS 值为 O33 ，并联匹配电阻 RT 值应该在2568 。本组内的信号不要和数据信号组在同一个电阻排内。控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻 RS 值为O33 ，并联匹配终端电阻 RT 值为 2568 。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。电源部分的设计分析说明:在此次选用的 DDR 芯片中 VTT 和终端电阻都被集成到了主芯片 MX233 的DDR 控制器中，因此不需要重新布线，下面文档中提到 VTT 的布
9、线规则是为了方便其他未集成的主芯片布线，仅作参考。通 常情况下，DDR 供电电压是 2.32.7 V，典型值是 2.5 V，工作频率的不同可能引起正常工作电压的不同。参考电压 VREF 是 1.131.38 V，典型值是 1.25 V。VTT 以 VREF 为参考，电压范围是(VREF-0.04 V)-(VREF+0.04 V)。由于 VREF 只是给差分接收器端提供一个直流参考电平，所以电流比较小，高速 PCB 顶级设计群 282458668最大只有 3 mA。VTT 的电流由于上拉的缘故，在输出端输出高电平时，VTT 应能流入电流；在输出端输出低电平时 VTT 电流输出。故 VTT 必须能
10、同时有流入和流出电 流，电流的大小依赖于总线上同时出现的电位状态，从常用的设计来看最大可以从 2.3 A 到 3.2 A。由于 VREF 电压作 为其他信号接收端的重要参考，故它的布线设计也是十分重要的。叠加在 VREF 电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电 源芯片会把 VREF 和 VTT 从同一源输出，但是由于使用的目的不同，走线也完全不同。VREF 最好和 VTT 在不同平面，以免VTT 产生的噪声干扰 VREF。而且无论是在 DDR 控制器端还是 DDR 存储器端，VREF 脚附近都应放置去耦电容，消除高频噪声。VREF 的走线宽度应该越宽越好，最好
11、为 2025 mil。VTT 电源应该单独划分一块平面来供应电流，且最好放在 DDR 存储器端。如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻都添加一个0.1 F 或 0.01F 的去耦电容，这对于改善信号的完整性、提高 DDR 总线的稳定性都有很好的效果。导线宽度和间距导线间距和导线宽度 S1，S2，S3 的定义如下：S1 表示同一信号组内两相邻导线之间的间距 S2 表示不同信号组之间两相邻导线之间的间距 S3 表示导线的宽度 导线宽度选择为：DQ：4mil min; 6mil nominal;DQS: 4mil min; 6mil nominal;Address:4 mil min;
12、 6 mil nominal;Command/control: 4 mil min; 6 mil nominal;Clock:4 mil m；in; 6-10 mil nominal;导线间距选择：信号组信号间距类别高速 PCB 顶级设计群 282458668最小值标称值最大值单位数据组DQ to DQS1812无milDQ to DQSS2812无milDQ to DMS2812无高速 PCB 顶级设计群 282458668mil地址组相邻地址线S1612无mil地址线S2612无mil命令/控制组CAS#,RAS#,WE#,CS#,CKES1615无mil时钟信号CK# to CK高速 PCB 顶级设计群 282458668S14无6mil时钟与其他信号S2812无mil几点说明：DQS 一般布线的位置是数据信号组内同一信号组中 DQ 走线的中间，因此 DQS与 DQS 之间的间距一般不提； DQS 与时钟信号线不相邻； 为了避免串扰，数据信 号组与地址/命令/控制信号组之间的走线间距至少 20mil，建议它们在不同的信号层走线； 时钟信号组走线尽量在内层，用来抑制 EMI；
