【2017年整理】电子设计自动化实验指导书_六个实验

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1、VHDL 与数字系统设计实验指导书1目 录实验一 半加器和全加器的设计实验二 多路选择器设计实验三 基本触发器的设计实验四 十进制加法计数器的设计实验五 八位七段数码管动态显示电路的设计实验六 基于 VHDL 的表决器的设计附表一核心板载资源与 FPGA EP2C35 I/O 接口对照表附表二EP2C35 与开发平台硬件资源 I/O 接口对照表VHDL 与数字系统设计实验指导书2实验一 半加器和全加器的设计一、 实验目的1、掌握图形的设计方式；2、掌握自建元件及调用自建元件的方法；3、熟练掌握 QUARTUS II 的使用。二、实验内容1、熟练软件基本操作，完成半加器和全加器的设计；2、正确设

2、置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、半加器的设计半加器只考虑了两个加数本身，没有考虑由低位来的进位。半加器真值表：被加数 A 加数 B 和数 S 进位数 C0 0 0 00 1 1 01 0 1 01 1 0 1半加器逻辑表达式： ；BASC2.全加器的设计全加器除考虑两个加数外，还考虑了低位的进位。全加器真值表：iA iB 1iiSiC0 0 0 0 00 0 1 1 0VHDL 与数字系统设计实验指导书30 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1全加器逻辑表达式： ；iiCBAS

3、 ABCii)(3、利用半加器元件完成全加器的设计（1）图形方式其中 HADDER 为半加器元件。四、实验步骤1、完成图形半加器设计。2、完成 VHDL 半加器设计与仿真（记录仿真波形） 。3、完成 VHDL 全加器设计与仿真（记录仿真波形） 。4、利用半加器元件进行图形的全加器设计。五、思考题：1、怎样自建元件？自建元件的调用要注意什么？实验二 多路选择器的设计VHDL 与数字系统设计实验指导书4一、实验目的1熟练掌握多路选择器的设计方法；2用 VHDL 语言中不同的语句来描述。二、实验原理四选一多路选择器的原理如下图及下表，由 Sl， S0 来选择 d0 ，dl ，d2 ，d3 的信号，并

4、使其能在 Q 上输出。S1 S0 Q0 0 d 00 1 d 11 0 d 21 1 d 3X X 0三、实验内容1、用 VHDL 语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。2、通过仿真下载并通过硬件验证实验结果。四、实验报告要求l、写出几种不同的 VHDL 源程序；2、画出电路的时序仿真波形；3、分析不同 VHDL 语句的优劣；4、写出设计心得体会。五、思考题：1、如何设计一个 3 选 1 的选择器？实验三 基本触发器的设计VHDL 与数字系统设计实验指导书5一、 实验目的1、 了解基本触发器的工作原理。2、 进一步熟悉在 Quartus II 中基于原理图设计

5、的流程。二、 实验原理基本触发器的电路如下图 8-1 所示。它可以由两个与非门交叉耦合组成,也可图 8-1 基本触发器电路以由两个或非门交叉耦合组成。现在以两个与非门组成的基本触发器为例，来分析其工作原理。根据与非逻辑关系，可以得到基本触发器的状态转移真值表及简化的真值表，如下表 8-1 所示：状态转移真值表 简化真值表RSnQ1nRS1nQ0 1 0 0 0 1 00 1 1 0 1 0 11 0 0 1 1 1 Qn1 0 1 1 0 0 不定1 1 0 01 1 1 10 0 0 不定0 0 1 不定表 8-1 基本触发器状态转移真值表根据真值表，不难写出其特征方程：12 3A45 6B

6、SRQQ123A456BRSQQVHDL 与数字系统设计实验指导书6其中式（2）为约束条件。三、 实验内容本实验的任务就是利用 Quartus II 软件的原理图输入，产生一个基本触发器，触发器的形式可以是与非门结构的，也是可以或非门结构的。实验中用按键模块的用 K1 和 K3 来分别表示 R 和 S，用 LED 模块的 LED8 和 LED1 分别表示 Q 和。在 R 和 S 满足式（2）的情况下，观察 Q 和 的变化。Q实验箱中的拨动开关、LED 与 FPGA 的接口电路，以及拨动开关、LED 与 FPGA的管脚连接在以前的实验中都做了详细说明，这里不在赘述。四、 实验步骤1. 打开 QU

7、ARTUSII 软件，新建一个工程。2. 建完工程后再新建一个图形符号输入文件，打开图形符号编辑器对话框。3. 按照实验原理和自己的想法，在图形符号编辑窗口编写设计程序，用户可参照光盘中提供的示例程序。4. 设计好设计电路程序后，保存起来。方法同实验一。5. 对自己编写的设计电路程序进行编译并仿真，对程序的错误进行修改。6. 编译仿真无误后，依照拨动开关、LED 与 FPGA 的管脚连接表或参照附录进行管脚分配。表 8-2 是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。端口名 使用模块信号 对应 FPGA 管脚 说 明NR 拨动开关 K1 E15NS 拨动开关 K2

8、B14Q LED 灯 LED12 B20NQ LED 灯 LED1 E9表 8-2 端口管脚分配表7. 用下载电缆通过 JTAG 口将对应的 sof 文件加载到 FPGA 中。观察实验VHDL 与数字系统设计实验指导书7结果是否与自己的编程思想一致。五、 实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，拨动相应的拨动开关（即 R、S） ，则通过 LED 灯上的亮和灭来显示这个触发器的输入结果。将输入与输出和表 8-1 基本触发器状态转移真值表进行比较，看是否一致。六、 实验报告1、 绘出不同 R、S 值的仿真波形，并作说明。2、 试设计一个其它的功能触发器如 D 触发器、JK

9、触发器等3、 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。VHDL 与数字系统设计实验指导书8实验四 十进制的加法计数器设计一、实验目的1、掌握流程控制语句（IF 语句和 CASE 语句）的使用。 ；2、掌握计数器进制的设置原理。3、熟练掌握矢量类型数据与进程语句的使用。4、掌握 IF 语句的嵌套使用方法，二、实验内容1、完成多功能十进制加法计数器的 VHDL 设计。2、正确设置仿真激励信号，全面检测设计逻辑。3、综合下载，进行硬件电路测试。三、实验说明十进制计数器的 VHDL 设计的关键在于计数位宽的设置与进制的设置，通常应具有以下功能：清零、使能、向高位进位。要注意

10、进位信号的处理，进位信号的脉宽处理与产生时间处理。四、实验步骤1、了解十进制计数器的工作原理。2、用 VHDL 文本方式设计十进制加法计数器。3、进行十进制加法计数器的设计仿真（记录仿真波形） 。4、进行十进制加法计数器的设计下载与测试。五、实验报告要求及思考题：1、进制数与计数最大值的关系是什么？2、能否设计出可改变参数的通用的计数器？怎样设计？VHDL 与数字系统设计实验指导书9实验五 八位七段数码管动态显示电路的设计一、 实验目的1、 了解数码管的工作原理。2、 学习七段数码管显示译码器的设计。3、学习 VHDL 的 CASE 语句及多层次设计方法。二、 实验原理七段数码管是电子开发过程

11、中常用的输出显示设备。在实验系统中使用的是两个四位一体、共阴极型七段数码管。其单个静态数码管如下图 4-1 所示。图 4-1 静态七段数码管由于七段数码管公共端连接到 GND（共阴极型） ，当数码管的中的那一个段被输入高电平，则相应的这一段被点亮。反之则不亮。共阳极性的数码管与之相么。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的 a、b、c、d、e 、f 、g、h、 dp 都连在了一起，8 个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。三、 实验内容本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显

12、示相应的键值。在实验中时，数字时钟选择 1KHZ 作为扫描时钟，用四个拨动开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。实验箱中的拨动开关与 FPGA 的接口电路，以及拨动开关 FPGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。数码管显示模块的电路原理如图 4-2 所示，表 4-1 是其数码管的输入与 FPGAVHDL 与数字系统设计实验指导书10的管脚连接表。图 4-2 数字时钟信号模块电路原理信号名称 对应 FPGA 管脚名 说明7SEG-A H3 七段码管 A 段输入信号7SEG-B H4 七段码管 B 段输入信号7SEG-C K5 七段码管 C

13、 段输入信号7SEG-D L5 七段码管 D 段输入信号7SEG-E K4 七段码管 E 段输入信号7SEG-F L3 七段码管 F 段输入信号7SEG-G L4 七段码管 G 段输入信号7SEG-DP M3 七段码管 dp 段输入信号7SEG-SEL0 G4 七段码管位选输入信号7SEG-SEL1 G3 七段码管位选输入信号7SEG-SEL2 F4 七段码管位选输入信号表 4-1 数码管与 FPGA 的管脚连接表四、 实验步骤1、 打开 QUARTUSII 软件，新建一个工程。2、 建完工程之后，再新建一个 VHDL File，打开 VHDL 编辑器对话框。VHDL 与数字系统设计实验指导书

14、113、 按照实验原理和自己的想法，在 VHDL 编辑窗口编写 VHDL 程序，用户可参照光盘中提供的示例程序。4、 编写完 VHDL 程序后，保存起来。方法同实验一。5、 对自己编写的 VHDL 程序进行编译并仿真，对程序的错误进行修改。6、 编译仿真无误后，依照拨动开关、数码管与 FPGA 的管脚连接表（表 1-1、表 4-1）或参照附录进行管脚分配。表 4-2 是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。端口名 使用模块信号 对应 FPGA 管脚 说 明CLK 数字信号源 L2 时钟为 1KHZKEY0 拨动开关 K1 E15KEY1 拨动开关 K2 B14K

15、EY2 拨动开关 K3 F9KEY3 拨动开关 K4 B15二进制数据输入LEDAG0 数码管 A 段 G6LEDAG1 数码管 B 段 G7LEDAG2 数码管 C 段 H3LEDAG3 数码管 D 段 H4LEDAG4 数码管 E 段 H5LEDAG5 数码管 F 段 H6LEDAG6 数码管 G 段 J4DEL0 位选 DEL0 G5DEL1 位选 DEL1 G3DEL2 位选 DEL2 F4十六进制数据输出显示表 4-2 端口管脚分配表7、 用下载电缆通过 JTAG 口将对应的 sof 文件加载到 FPGA 中。观察实验结果是否与自己的编程思想一致。VHDL 与数字系统设计实验指导书12五、 实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，将数字信号源模块的时钟选择为 1KHZ，拨动四位拨动开关，使其为一个数值，则八个数码管均显示拨动开关所表示的十六进制的值。六、 实验报告1、 绘出仿真波形，并作说明。2、 明扫描时钟是如何工作的，改变扫描时钟会有什么变化。3、 实验原理、设计过程、编译仿真波形和分析结果