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1、IC 制造前段制程名词解释和作用（二）制造前段制程名词解释和作用（二） 11. SiN remove: 為求保險, 常在 H3PO4 前增加 DHF; SiN remove 後若仍有 remaining SiN, 則有可能是 reverse STI mask 該開未開 12. clean/sacrificial oxide: 早期 LOCOS 製程中以 SAC oxide 來解決 Kooi effect 並 作為 imp 的 screen oxide, 由於 STI 的 Kooi effect 已不存在, SAC oxide 可以刪除, 目前僅 做 imp 的 screen oxide 13.
2、 well formation: 純為 imp (1) 常用 B, P, As 因為這三者對 Si 具有最佳的固態溶解度; ie, 最易溶於 Si, 或說與 Si 形成最佳鍵結及最少的晶格缺陷 (2) 偶而採用 Ge, 通常是為拉大 Si 表面的晶格常數; ie 在固定長度的 channel length 內會電子電洞遇到較少晶格碰撞(or crystal scattering), 提升 mobility (3) B, P 擴散率佳, annel 後具均勻 profile; 常用於 well-imp; 若用於 Vt-imp, 需考慮 散失於外的 imp loss 或擴散入 gate oxide
3、 造成 oxide degrade (4) As 擴散率差, anneal 通常只是為修復 imp-damage, 與 Si 形成良好鍵結; As 常用 於 S/D 等不希望因 thermal 造成過度 diffusion 之製程; 另需考慮擴散率差, 勢必導致局部 doping concentration 較高, breakdown voltage 勢必下降; As 亦常用於 define PMOS 的 buried channel (5) Well-imp: 最好能有SIMS, simulation或imp table; 必須知道每道imp的目的; 例 如 0.13IFX imp prof
4、ile 出現兩個 peak, 而在深度 3500A 處出現凹陷, 遇高壓將有 leakage issue, 因此在 HV device 處補打 channel-stop; 同樣問題出在 doping 濃度愈濃, 愈容易有 breakdown; 兩者需 trade-off (6) 通常在 well-imp 中就打 Vt: 以 B 調高 NMOS 的 Vt 或調降 buried-channel PMOS 的 Vt, 另以 P 調高 PMOS Vt(較少用 As, for breakdown issue) (7) 通常會 tile 幾度打 imp, for channeling effect; sc
5、reen oxide 目的亦同 (8) N+poly/PW 與 P+poly/NW 屬於 surface-channel device, N+poly/NW 與 P+poly/PW 則為 buried channel device; 由於 NP/NW 與 PP/PW 很難在 surface inversion, 故需 doping 形成內部的 channel, 形成 punch-through 式的導通, 因此不適於做 small device, 可用於IO的large device; 前述中以As定義PMOS的buried-channel: 因為PMOS buried-channel 是以
6、B 形成, B 很會跑, 故以 As 擋在上方, 避免 B 跑到 surface 影響 Vt 14. RCA/dual GOX: (1) RCA 是關鍵製程, 直接影響 surface condition, Q-time over 時未必能 re-work; 需 視 RCA 造成 wafer 表面 micro-scratch等情況而定 (2) thin oxide: 用於 core, Vt 較低, 咚闼俾矢? 當 gate oxide 逐漸 scaling down 至無 法達成的厚度時(7A), 常需氮化以提升 k 值維持 quality 與 performance; quality 所指為
7、避 免 B 穿透, performance 則是維持相同 Cox(Id 中重要參數); 因為 C=k*A/t, scaling down t2t1, 提升k值使k2/t2=k1/t1即可以較厚的Gox維持相同Cox; 因此常以N2O(or NO)+H2 來長 Gox, 然後 in-situ 做 N2 doping (3) thick oxide: 用於IO, Vt高, thicker Gox會有較高的gated breakdown voltage; 適 用於 HV device 15. poly formation: (1) N+poly imp: 使 NMOS 具有 N+poly, PMOS
8、 在 S/D imp 後亦成為 P+poly, 二者均 為 surface-channel device; 但因 P+poly 濃度不足, 容易造成 poly depletion, 因此 PMOS 的 electric(or inversion) oxide thickness 較 NMOS 厚; 另外缺點為 N+poly 的 etching rate 較快, 這是因為 poly 遇到 N-type dopant 時產生較大 grain 之故, 另外因 imp 使 dopant 集 中於poly中央高度, etching時poly常於中央處凹陷(etching rate較快), profile
9、控制不易; 另 外 PMOS 於 etching 為 Upoly, 使 N, PMOS 的 poly CD 及 profile 出現差異; 可以 OPC 修 補 (2) In-situ N+poly dep: 好處是 N, PMOS 均為 N+poly, 條件一致, 蝕刻易於控制; 缺點是 PMOS 必須考慮做成 buried-channel device (3) Poly-etching: 除了 profile 外, 最大問題是在 over-etching, 因為 gate-oxide 一旦 擋不住, substrate 將被吃出 trench(因為原本就是吃 poly 的程式) (4) 由
10、於 N-, P- poly profile 的差異, 可能造成 CDSEM 與 TEM 不同的 offset, 這並非 來自 CDSEM 不夠 sensitive, 而是來自其咚愎? 造成取點的誤差 (5) Re-oxidation: 有時在 P1-etching 後加入 re-oxidation, 這是為 P1-etching 時造成 的 oxide damage 做修補, 避免在 poly-corner 造成 gated breakdown 16. offset spacer: 目的在於提高 gated breakdown voltage 以及增加 channel-length, SiN-
11、spacer 的 adhesion 17. LDD-pkt imp: LDD 是為抑制 hot electron, tile 30 度角的 pocket (or halo) imp 則 是 anti-punch-through; 在 Vt 調定後, 常以 LDD, pkt-imp 微調: 加重 LDD 可提升 Ion, 加重 pkt-imp 可抑制 Ioff 18. SiN spacer: 目的在於提高 gated breakdown voltage 同時避免因 contact mis-align 造成 contact-to-poly breakdown; SiN-spacer 完成後才是真正
12、的 channel-length; SiN-spacer 蝕刻後的 remain oxide 是重要參數, 因為後續 S/D imp 深度極? 過薄的 remain oxide 使 S/D imp 太深, 形成的 CoSi 將造成 contact Rc 升高; 反之, 若 remain oxide 太厚, S/D imp太? CoSi將消耗大部分的doping物質, 使metal(contact中的W)未經由理想的P-N junction 阻隔直接接觸 well 形成 junction leakage 19. S/D: 0.13 以下常用兩道 imp, 較湹?E15 為主要的 S/D, 另一道
13、較深的 1E14 則是 讓 doping profile 不致過於 abrupt; 因為伴隨 device scaling-down, channel 愈來愈短, source-drain punch愈嚴重, 則須較濃的halo-imp(1E13); 高濃度halo遇到高濃度的S/D極 易造成 junction breakdown, 因此降低 S/D junction concentration 以提升 breakdown voltage 20. SiO2: 將欲形成CoSi處打開, 其餘遮住; 需考慮active旁的STI-oxide loss, CoSi 將由 sidewall 形成, 深
14、入 diffusion 底部, 消耗 doping 物質, 形成 junction leakage 21. CoSi salicide (self-align silicide): (1) 有些製程會在 CoSi 之前加打 imp, 用以形成理想的(線性低阻值)Ohmic contact; 若在 salicide 之後加打 imp, 則可能造成 metal damage, 反而提高阻值 (2) Co sputter/RTP1: 形成高阻值的 CoSix (3) Clean: 去除多餘 Co (4) RTP2: 形成理想的 CoSi 22. ILD: 常用 PSG 或 BPSG (1) 以 Si
15、N 作為 contact etching 的 stop-layer (2) PSG 即是在 SiO2 中加入 P, 目的是為 Ca, Na 等離子的 gettering (3) BPSG 是以往為平坦化的製程, 因 device 形成後, 表面高低不平, 須以 aneal”溶 解”使 film 流動以達平坦化目的, 稱為 re-flow; B 即是為降低 re-flow 的溶解溫度; 如今多採 ILD-CMP 製程, BPSG 可以捨棄; 但對部分 DRAM 產品, 因為需求不如 logic 的 high speed, 可接受較高的 thermal budget(沒有 imp-profile
16、飄掉的問題), 仍可採用 re-flow 方式 23. contact (1) 需考慮 etching stop on poly or diffusion (main etching 時間不同) (2) border-less contact(diffusion-overlay-contact=0) or sharing contact(兩 contact 距 離過近, 不做 contact hole 而是做成跨過 STI 的條狀 contact): 容易造成 S/D 旁 STI oxide loss, ie, 電流將於 S/D sidewall 處流入, 而未經由理想的 Ohmic contact, 而由高阻值的 M-S contact 直接進入 well, 形成 junction leak; 因此除 CD, profile 外, 重點在於 over-et
