《FPGA设计及应用 第三版 教学课件 ppt 作者 褚振勇 第1-3章_第1章》由会员分享，可在线阅读，更多相关《FPGA设计及应用 第三版 教学课件 ppt 作者 褚振勇 第1-3章_第1章（129页珍藏版）》请在金锄头文库上搜索。
1、第1章 绪 论,1.1 EDA发展历程 1.2 可编程逻辑器件的基本结构 1.3 可编程逻辑器件的设计,1.1 EDA发展历程,1CAD阶段 CAD阶段是从20世纪60年代中期到20世纪80年代初期，该阶段的特点是一些单独的工具软件，主要有PCB(Printed Circuit Board)布线设计、电路模拟、逻辑模拟及版图的绘制等，通过计算机的使用，从而将设计人员从大量繁琐重复的计算和绘图工作中解脱出来。例如，目前常用的Protel早期版本Tango，以及用于电路模拟的SPICE软件和后来产品化的IC版图编辑与设计规则检查系统等软件，都是这个阶段的产品。这个时期的EDA一般称为CAD(Com
2、puter Aided Design，计算机辅助设计)。,20世纪80年代初，随着集成电路规模的增大，EDA技术有了较快的发展。许多软件公司如Mentor，Daisy System及Logic System 等进入市场，开始供应带电路图编辑工具和逻辑模拟工具的EDA软件。这个时期的软件主要针对产品开发，按照设计、分析、生产和测试等多个阶段，不同阶段分别使用不同的软件包，每个软件只能完成其中的一项工作，通过顺序循环使用这些软件，可完成设计的全过程。但这样的设计过程存在两个方面的问题：第一，由于各个工具软件是由不同的公司和专家开发的，只解决一个领域的问题，若将一个工具软件的输出作为另一个工具软件的
3、输入，就需要人工处理，过程很繁琐，影响了设计速度；第二，对于复杂电子系统的设计，当时的EDA工具由于缺乏系统级的设计考虑，不能提供系统级的仿真与综合，设计错误如果在开发后期才被发现，将给修改工作带来极大的不便。,2CAE阶段 CAE阶段是从20世纪80年代初期到20世纪90年代初期，这个阶段在集成电路与电子设计方法学以及设计工具集成化方面取得了许多成果。各种设计工具，如原理图输入、编译与连接、逻辑模拟、测试码生成、版图自动布局以及各种单元库已齐全。由于采用了统一数据管理技术，因而能够将各个工具集成为一个CAE(Computer Aided Engineering，计算机辅助工程)系统。按照设计
4、方法学制定的设计流程，可以实现从设计输入到版图输出的全程设计自动化。这个阶段主要采用基于单元库的半定制设计方法，采用门阵列和标准单元设计的各种ASIC(Application Specific Integrated Circuit，专用集成电路)得到了极大的发展，将集成电路工业推入了ASIC时代。多数系统中集成了PCB自动布局布线软件以及热特性、噪声、可靠性等分析软件，进而可以实现电子系统设计自动化。,3EDA阶段 20世纪90年代以来，电子设计技术发展到EDA阶段，其中微电子技术以惊人的速度发展，其工艺水平达到深亚微米级，在一个芯片上可集成数百万乃至上千万只晶体管，工作速度可达到吉兆赫，这为
5、制造出规模更大，速度更快和信息容量很大的芯片系统提供了条件，但同时也对EDA系统提出了更高的要求，并促进了EDA技术的发展。此阶段主要出现了以高级语言描述、系统仿真和综合技术为特征的第三代EDA技术，不仅极大地提高了系统的设计效率，而且使设计人员摆脱了大量的辅助性及基础性工作，将精力集中于创造性的方案与概念的构思上。,(1) 高层综合(HLS，High Level Synthesis)的理论与方法取得较大进展，将EDA设计层次由RTL级提高到了系统级(又称行为级)，分为逻辑综合和测试综合。逻辑综合就是对不同层次和不同形式的设计描述进行转换，通过综合算法，以具体的工艺背景实现高层目标所规定的优化
6、设计，通过设计综合工具，可将电子系统的高层行为描述转换到低层硬件描述和确定的物理实现，使设计人员无须直接面对低层电路，不必了解具体的逻辑器件，从而把精力集中到系统行为建模和算法设计上。测试综合是以设计结果的性能为目标的综合方法，以电路的时序、功耗、电磁辐射和负载能力等性能指标为综合对象。测试综合是保证电子系统设计结果稳定可靠工作的必要条件，也是对设计进行验证的有效方法，其典型工具有Synopsys公司的Behavioral Compiler以及Mentor Graphics公司的Monet和Renoir。,(2) 采用硬件描述语言(HDL，Hardware Description Langua
7、ge)来描述10万门以上的设计，并形成了VHDL和Verilog HDL两种标准硬件描述语言。它们均支持不同层次的描述，使得复杂IC的描述规范化，便于传递、交流、保存与修改，也便于重复使用。随着VHDL和Verilog HDL语言的完善，设计工程师已经习惯用语言而不是电路图来描述电路。,(3) 采用平面规划(Floorplaning)技术对逻辑综合和物理版图设计进行联合管理，做到在逻辑综合早期设计阶段就考虑到物理设计信息的影响。通过这些信息，设计者能更进一步进行综合与优化，并保证所作的修改只会提高性能而不会对版图设计带来负面影响。这在深亚微米级布线延时已成为主要延时的情况下，加速设计过程的收敛
8、与成功是有所帮助的。在Synopsys和Cadence等公司的EDA系统中均采用了这项技术。,(4) 可测性综合设计。随着ASIC的规模与复杂性的增加，测试难度与费用急剧上升，由此产生了将可测性电路结构制作在ASIC芯片上的想法，于是开发了扫描插入、BLST(内建自测试)、边界扫描等可测性设计(DFT)工具，并已集成到EDA系统中。其典型产品有Compass公司的Test Assistant和Mentor Graphics公司的LBLST Architect、BSD Architect、DFT Advisor等。,(5) 为带有嵌入IP(知识产权)模块的ASIC设计提供软硬件协同系统设计工具。
9、协同验证弥补了硬件设计和软件设计流程之间的空隙，保证了软硬件之间的同步协调工作。协同验证是当今系统集成的核心，它以高层系统设计为主导，以性能优化为目标，融合逻辑综合、性能仿真、形式验证和可测性设计，产品如Mentor Graphics公司的Seamless CAV。 (6) 建立并行设计工程CE(Concurrent Engineering)框架结构的集成化设计环境，以适应当今ASIC的如下一些特点：数字与模拟电路并存，硬件与软件设计并存，产品上市速度要快。这种集成化设计环境中，使用统一的数据管理系统与完善的通讯管理系统，由若干相关的设计小组共享数据库和知识库，并行地进行设计，而且在各种平台之
10、间可以平滑过渡。,1.2 可编程逻辑器件,1.2.1 ASIC的分类 ASIC是专门为某一应用领域或某一专门用户需要而设计制造的LSI或VLSI电路，具有体积小、重量轻、功耗低、高性能、高可靠性和高保密性等优点。ASIC的分类如图1.1所示。,图1.1 ASIC的分类,半定制ASIC包括门阵列、标准单元和可编程逻辑器件三种： (1) 门阵列(Gate Array)是按传统阵列和组合阵列在硅片上制成具有标准逻辑门的形式，它是不封装的半成品，生产厂家可根据用户要求，在掩膜中制作出互连的图案(码点)，最后封装为成品再提供给用户。 (2) 标准单元(Standard Cell)是由IC厂家将预先设置好
11、、经过测试且具有一定功能的逻辑块作为标准单元存储在数据库中，包括标准的TTL、CMOS、存储器、微处理器及I/O电路的专用单元阵列。设计人员在电路设计完成之后，利用CAD工具在版图一级完成与电路一一对应的最终设计。标准单元设计灵活，功能强，但设计和制造周期较长，开发费用也较高。,(3) 可编程逻辑器件是ASIC的一个重要分支，是厂家作为一种通用性器件生产的半定制电路，用户可通过对器件编程实现所需要的逻辑功能。PLD是用户可配置的逻辑器件，它的成本比较低，使用灵活，设计周期短，而且可靠性高，风险小，因而很快得到普遍应用，发展非常迅速。,1.2.2 SPLD SPLD的结构特点是由与阵列和或阵列组
12、成，能有效地实现“积之和”形式的布尔逻辑函数。与或阵列在硅片上也非常容易实现。在数字电路中，可以利用卡诺图、摩根定理和Q-M表，将真值表或其它形式表示的逻辑关系转换成与或表达式的逻辑函数。与或表达式是布尔代数的常用表达式形式，根据布尔代数的知识，所有的逻辑函数均可以用与或表达式描述。通过改变与或阵列的连接就可以改变与或阵列的结构，不论是改变与阵列还是改变或阵列的连接，都可以使逻辑函数发生变化，从而实现所希望的逻辑功能。,SPLD的基本结构框图如图1.2所示，图中的与阵列和或阵列是电路的主体，主要用来实现组合逻辑函数。输入由缓冲器组成，它使输入信号具有足够的驱动能力并产生互补输入信号。输出电路可
13、以提供不同的输出方式，如直接输出(组合方式)或通过寄存器输出(时序方式)。此外，输出端口上往往带有三态门，通过三态门控制数据直接输出或反馈到输入端。,图1.2 SPLD的基本结构,表1.1 四种SPLD电路的结构特点,图1.3、图1.4、图1.5分别画出了PROM、PLA和PAL(GAL)的阵列结构图。在这些图中，左边部分为与阵列，右边部分为或阵列，与门采用“线与”的形式；在交叉点上的符号，实点表示固定连接，“*”号表示可编程连接。输入信号通过互补缓冲器输入，通过交叉点上的连接加到函数的与或表达式的乘积项中。与阵列产生的多个乘积项，通过或阵列的交叉点连接，完成函数的或运算。其中PAL和GAL基
14、本门阵列结构相同，均为与阵列可编程，或阵列固定连接，编程容易实现且费用低。一般在PAL和GAL产品中，最多的乘积项数可达8个。,图1.3 PROM阵列结构图,图1.4 PLA阵列结构图,图1.5 PAL(GAL)的阵列结构图,PAL和GAL的输出结构并不相同。PAL的输出结构是固定的，不能编程。芯片型号选定后，输出结构也就选定了，根据输出和反馈的结构不同，PAL器件主要有：可编程输入/输出结构，带反馈的寄存器型结构，异或结构，专用组合输出和算术选通反馈结构等。PAL产品有20多种不同型号可供设计人员选择。 例如，图1.6所示的可编程输入/输出结构，其输出电路是一个三态缓冲器，反馈部分是一个具有
15、互补输出的缓冲器。与阵列的第一个与门的输出控制三态门的输出，当与门输出为“0“时，三态门禁止，输出呈高阻状态，I/O引脚可作为输入使用；当与门输出为“1”时，三态门被选通，I/O引脚作为输出使用。或阵列的输出信号经缓冲器反相后，一路从I/O引脚送出，另一路经互补缓冲器反馈至与阵列的输入端。图1.6中只画出了一个输出，如产品PAL16L8则有八个输出。,图1.6 可编程输入/输出结构,带反馈的寄存器输出结构如图1.7所示，产品PAL16R8(R代表Register)就属于寄存器输出结构。当系统时钟CLK的上升沿到来后，或门的输出被存入D触发器，然后通过选通三态缓冲器送到输出端，D触发器的输出经反
16、馈缓冲器送到与阵列的输入端，这样的PAL具有记忆功能，能实现时序逻辑功能，而PROM和PLA没有寄存器结构，不能实现时序逻辑。,图1.7 带反馈的寄存器输出结构,GAL和PAL最大的差别在于GAL的输出结构可由用户定义，是一种灵活可编程的输出结构。GAL的两种基本型号GAL16V8(20引脚)GAL20V8(24引脚)可代替数十种PAL器件，因而称为通用可编程逻辑器件。GAL的每一个输出端都集成了一个输出逻辑宏单元OLMC(Output Logic Macro Cell)，图1.8是GAL22V10的OLMC内部逻辑图。,图1.8 GAL22V10的OLMC内部逻辑图,OLMC中除了包含或门阵列和D触发器之外，还多了两个数选器(MUX)，其中4选1 MUX用来选择输出方式和输出极性，2选1 MUX用来选择反馈信号。数选器的状态取决于两位可编程特征码S1S0的控制。编程信息使得S1S0编为00、01、10、11中的一个，OLMC便可以分别被组态为四种输出方式中的一种，如图1.9所示。,图1.9 GAL22V10的四种输出组态,这四种输出方式分别是：S1S0=00时，低电平有效寄存
