《EDA技术与VHDL程序开发基础教程 教学课件 ppt 作者 978-7-302-22416-7第三章》由会员分享，可在线阅读，更多相关《EDA技术与VHDL程序开发基础教程 教学课件 ppt 作者 978-7-302-22416-7第三章（3页珍藏版）》请在金锄头文库上搜索。
1、3.7.1填空1.HDL主要有 ABEL-HDL 、 AHDL 、 VHDL 、 Verilog 四种。2.VHDL的IEEE标准为IEEE STD 1076-1993。3.VHDL实体由实体说明语句（ENTITY）、类属说明语句（GENERIC）、端口说明语句（PORT）、结束语句（END）组成。4.VHDL结构体由结构体说明语句、功能描述语句组成。5.VHDL标识符有 短标识符、 扩展标识符两种。6.VHDL中的对象是指 常量 、 变量 、 信号 、 文件 。7.VHDL中数据类型转换可以采用类型标记法、函数转换法、常数转换法。8.VHDL定义的基本数据类型包括整数、实数、位、位矢量、布尔
2、、字符、字符串、自然数、时间、错误类型十种。9.VHDL有逻辑运算符、关系运算符、算术运算符、并置运算四类操作符。10.VHDL有 行为级 、 门级 、 数据流 、 混合型 四种描述风格。11.VHDL的顺序语句只能出现在进程（PROCESS）、过程（PROCEDURE）和函数（FUNCTION）中，是按照书写顺序自上而下，一条一条执行。12.VHDL的进程（process）语句是由顺序语句组成的，但其本身却是并行执行的。3.7.2选择1、一个实体可以拥有一个或多个（C、D）A.设计实体 B. 结构体 C.输入 D. 输出 2、在VHDL中用（D）来把特定的结构体关联到一个确定的实体。A. 输
3、入 B. 输出 C. 综合 D. 配置3、在下列标识符中，（C）是VHDL合法的标识符A. 4h_add B. h_adde_ C. h_adder D._h_adde4、在下列标识符中，（D）是VHDL错误的标识符A. 4h_add B. h_adde4 C. h_adder_4 D._h_adde5、在VHDL中为目标变量赋值符号为（C）A. B. C. ：= D. =： 6、在VHDL语言中，用语句（B）表示检测到时钟clk的上升沿A. clkevent B. clkevent and clk = 1C. clk = 0 D. clkevent and clk = 07、在VHDL的并行
4、语句之间中，只能用（C）来传送信息A. 变量 B. 变量和信号 C. 信号 D. 常量 8、VHDL块语句是并行语句结构，它的内部是由（A）语句构成的A. 并行和顺序 B. 顺序 C. 并行 D. 任何9、若S1为”1010”, S2为”0101”，下面程序执行后，outValue输出结果为（D）。library ieee;use ieee.std_logic_1164.all;entity ex is port(S1: in std_logic_vector(3 downto 0); S2: in std_logic_vector(0 to 3); outValue: out std_log
5、ic_vector(3 downto 0);End ex;architecture rtl of ex isbegin outValue(3 downto 0) = (S1(2 downto 0) and not S2(1 to 3) & (S1(3) xor S2(0) ;end rtl;A、 “0101” B、 “0100” C、“0001” D、“0000” 10、假设输入信号a=“6”，b=“E”，则以下程序执行后，c的值为（B）。 entity logic is port( a，b : in std_logic_vector(3 downto 0); c : out std_logi
6、c_vector(7 downto 0); end logic; architecture a of logic is begin c(0) = not a(0); c(2 downto 1) = a(2 downto 1) and b(2 downto 1); c(3) = 1 xor b(3) ; c(7 downto 4) = 1111 when (a (2)= b(2) else 0000; end a;A “F8” B“FF” C“F7” D“0F”11.下图中，正确表示INOUT结构的是（C）12进入进程，即激活进程，需要激励（C）A进程外的变量 B进程内的变量 C 进程的敏感信号 D进程外的信号
