《电光南理工数字逻辑电路09版.课件2010版.第6章节常用时序逻辑功能器件》由会员分享，可在线阅读，更多相关《电光南理工数字逻辑电路09版.课件2010版.第6章节常用时序逻辑功能器件（122页珍藏版）》请在金锄头文库上搜索。
1、第6章 常用时序逻辑功能器件,在本章中，重点介绍计数器和寄存器，内容包括；,1. 各种类型计数器和寄存器的电路组成;,2. 典型计数器和寄存器集成电路;,3. 计数器和寄存器的典型应用;,4. 计数器和寄存器的VHDL描述。,6.1 计数器,计数器功能: 统计输入脉冲的个数。,计数器除了直接用于计数外,还可以用于定时器、分频器、程序控制器、信号发生器等多种数字设备中.,计数器分类：,按计数器中的触发器是否同时翻转分类： 同步计数器； 异步计数器,按计数器中数字的编码方式分类： 二进制计数器；非二进制计数器,6.1.1 异步计数器,1.异步二进制计数器,电路组成和逻辑功能分析（以加法计数讨论）,
2、二进制加法计数时，各位码的变化规律：,每加1，最低位码状态改变一次；,低位由1变 0 ，本位须改变状态。,由下降边沿触发的JK触发器（已转换为T触发器）构 成的四位二进制加法计数器:,四位二进制加法计数器波形图,如将电路改为：,二进制减法计数器波形图,（2） 异步二进制计数器的特点,1）异步二进制计数器可由T触发器构成,触发器之间串接, 低位触发器的输出,作为高位触发器的时钟.,用D触发器构成二进制计数器的例子:,异步二进制 减法计数器,问：为何种 类型计数器,2) 异步二进制计数器,由于触发器的状态翻转是由低位向 高位逐级进行的，因此,计数速度较低.,2. 异步十进制计数器,(1) 电路组成
3、和逻辑功能分析,由下降边沿触发的T触发器构成的异步十进制加法计数器:,状态图,(2) 自启动特性,如果电路由于某种原因（例如受干扰影响）进入无效 状态，但在若干个时钟脉冲的作用下，能自动返回（直 接或间接返回）到某个有效状态，进入有效循环，则称 该电路具有自启动特性。否则就不具有自启动特性。,3. 通用异步计数器集成电路,属二进制计数器的有74LS93A、74HC93、74LS197等， 它们均为4位计数器。这些计数器的共同特点是：,1) 每个集成电路内部有两组彼此独立的计数器，一组为模2计数器，另一组为模8计数器;,2) 通过外电路，将这两组计数器相连，可构成模16计 数器，这类集成电路也称
4、为二八十六进制计数器。,属中规模集成异步十进制计数器的型号有74290、 74176和74196等，这些计数器的共同特点:,1) 每个集成电路内部有两组彼此独立的计数器，一组为模2计数器，另一组为模5计数器;,2) 通过外电路，将这两组计数器相连，可构成模10计 数器，这类集成电路也称为二五十进制计数器。,74290逻辑功能：,1）异步清零：R0(1)=R0(2)=1，且S9(1)S9(2)=0 Q3Q2Q1Q0=0000,2）异步置9：R0(1) R0(2)=0，且S9(1) = S9(2)=1 Q3Q2Q1Q0=1001,3）计数：R0(1) R0(2)=0，且S9(1) S9(2)=0,
5、*异步模5计数器电路工作原理:,(2) 当Q2Q111时,J3=0,Q3将保持0状态不变,J1=1不变.,1 1 0,0 0 1,0 0 0,(3) 当Q2Q1=11时, J3=1 , 在下一个CLK作用下,Q3将由0状 态变为1状态,同时J1变为0.这时,Q3Q2Q1=100,J1=J3=0。,(4) 在上述条件下,在下一个CLK脉冲作用下,电路回到 Q3Q2Q1=000状态.完成一个循环周期.,电路状态图：,自启动特性讨论：,当Q3Q2Q1=101时， J3J1=00，则下 一个状态为010；,(2) 当Q3Q2Q1=110时， J3J1=00，则下一个状态为010；,(3) 当Q3Q2Q
6、1=111时， J3J1=10，则下一个状态为000。,电路能自启动,1 0 1,0 1 1,1 1 1,1） 将Q0和CLK1相连,计数脉冲从CLK0输入,Q3Q2Q1Q0 输出,构成8421BCD码计数器;,74290构成模10计数器,2） 将Q3和CLK0相连,计数脉冲从CLK1输入, Q0Q3Q2Q1 输出。构成5421BCD码计数器。,两片74290级联实现模100计数器,1. 同步二进制计数器,6.1.2 同步计数器,电路组成和逻辑功能分析,*同步二进制加法计数器设计思想,根据计数器的功能要求，n位二进制计数器用n个存储单元电路组成，存储单元的状态表示二进制数，存储单元由触发器实现
7、；,输入脉冲将使各位触发器的状态按计数规律变化，即每输入一个脉冲，由触发器的状态表示的二进制数必须加1；,由于是同步计数器，输入脉冲将同步加到各触发器的时钟输入端，因此只有通过控制触发器的驱动信号来达到控制触发器状态的目的。,二进制计数规则：每加1，最低位改变一次状态， 高位的状态是否改变，由低位是否计满来决定。,CLK: 计数脉冲;,Q3Q2Q1Q0: 计数器的输出状态;,C: 计数器的进位标志.,T触发器构成的带进位标志的四位同步二进制加法计数器：,演示,计数器的驱动方 程和输出方程：,计数器的状态方程：,(2) 同步二 进制加法计数器的特点,由n 个触发器构成的同步二进制加法计数器的模为
8、2n, 没有多余状态,状态利用率最高;,(2) 用T 触发器构成的同步二进制加法计数器,其电路结构 有两条规则: T0=1; Ti=Qi-1Qi-2Q0 (i0).,2. 同步十进制计数器,(1) 电路组成和逻辑功能分析,驱动方程和输出方程：,T0=1,电路状态方程,同步十进制加法计数器状态图,（2） 同步十进制计数器设计,目的：根据十进制计数器的状态表（即设计要求）， 求电路结构图（即驱动方程和输出方程） 。,以T触发器构成8421BCD码加法计数器为例讨论,1) 列出8421BCD码加法计数器的状态表;,2) 根据8421BCD码加法计数器的状态表,列出各触发 器所需要的驱动信号;,3)
9、根据状态表, 求输出方程和驱动方程并化简;,4) 画电路图,设计步骤:,由表可得驱动方 程和输出方程: 例T3的驱动方程为,T3=Q3Q0+Q2Q1Q0,同步计数器设计的一般步骤：,1）根据所设计计数器的计数规律列出状态转换表；,2） 选择触发器，根据状态转换表所反映的状态转换规 律列出各触发器输入端所对应的驱动信号，形成激 励表；,3） 求输出方程和驱动方程。根据激励表，借助卡诺图 或其它化简方法，写出输出方程和驱动方程的简化 表达式。,4）根据输出方程和驱动方程画出计数器电路图。,5）自启动性检查。,3. 可逆计数器,可逆计数器具有两种形式:, 有加减控制的可逆计数器: 这种电路有一个CL
10、K脉冲 输入端,有一个加减控制端,电路作何种计数,由加减 控制端的控制信号来决定;, 双时钟可逆计数器: 这种电路有两个CLK脉冲输入端, 电路作不同计数时, 分别从不同的CLK端输入.,有加/减控制的同步二进制可逆计数器电路的设计思路：以T触发器设计例,(1) i=0 T0=1;,(2) i0 Ti如图所示：,有加/减控制的同步4位二进制可逆计数器电路,双时钟二进制可逆计数器设计思想示意： 以T触发器设计为例,(1) i=0 CLK0=CLKU+CLKD,当作加计数时，CLKD=0; 当作减计数时，CLKU=0.,(2) i0 CLKi如图示:,4. 通用同步计数器集成电路,集成同步计数器的
11、产品型号较多，属4位二进制计数器 的有74161、74163等，属十进制计数器的有74160,属4位 二进制可逆计数器有74169、74191、74193等，属十进制 可逆计数器有74190、74192等，这些计数器均有对应的 CMOS集成电路，其型号为74HC,（1）集成计数器74163、74160、74190,1） 同步4位二进制计数器74163的功能,a.同步清零,b.同步置数,c.保持,d.同步置计数,2) 74160的功能,1） 同步十进制计数器74160的功能,a.异步清零,b.同步置数,c.保持,d.同步置计数,由两片74160构成的模100计数器,（两位BCD码计数器）,3)
12、十进制可逆计数器 74190的功能,d. 为最大/最小值指示端,e. 为脉动时钟输出端,(2) 用集成计数器构成任意进制计数器,利用已有的中规模集成计数器,经外电路的不同连接,以得到所需任意进制计数器,是数字电路中的一项关键技术.,1) 反馈复位法（清零法）,例：用74160构成模6加法计数器。,复位法的缺点：, 存在一个极短的过渡状态； 清零的可靠性较差。,*提高清零可靠性的改进电路：,2) 反馈置位法(置数法),利用计数器的预置数控制端来获得任意进制计数器.,例: 用74163实现模10计数器.,例：用同步计数器74163实现5421BCD码计数器。,方案一：可在同一电路中既采用置数，又采
13、用清零方法。,方案二：只采用置数法，在不同的位置置不同的数。,6.1.3 计数器应用,1. 序列信号发生器,在数字信号的传输和数字系统的测试中，有时需要用 到一组特定的串行数字信号。通常把这种串行数字信号称 为序列信号。产生序列信号的电路称为序列信号发生器。,用计数器和简单组合逻辑电路（如MUX）组成序列 信号发生器。,例：设计00011011序列信号发生器。,设计步骤：,1. 由于序列长度为8，因此先设计一个模8计数器；,2. 将模8计数器的状态码，通过组合电路转换成对应 的序列码。,2. 键盘扫描电路,6.1.4 计数器的VHDL描述,具有异步清零、同步置数与使能的同步二进制计数器 （功能
14、和74163相同）,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter163 IS PORT (clk,clrn, ldn,enp,ent :IN STD_LOGIC; d : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC); END counter 163;,ARCHITECTURE RTL OF counter163 IS
15、 BEGIN rco= 1 WHEN q=“1111“ AND ent=1 ELSE 0; PROCESS(clk) VARIABLE count: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF (clk=1) THEN IF clrn=0 THEN count:=“0000“; ELSIF ldn=0 THEN count:=d; ELSIF (enp AND ent)=1) THEN,IF(count=“1111“)THEN count:=“0000“; ELSE count:=count+1; END IF; END IF; END IF; q=count
16、; END PROCESS; END rtl;,2. 具有异步清零、同步置数与使能的同步十进制 可逆计数器（功能和74190相同）,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter190 IS PORT (clk,ldn,upn_down,cten :IN STD_LOGIC; d : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); max_min: BUFFER ST
