《电子技术非电类第2版荣雅君杨丽君第9章节触发器和时序逻辑电路》由会员分享，可在线阅读，更多相关《电子技术非电类第2版荣雅君杨丽君第9章节触发器和时序逻辑电路（84页珍藏版）》请在金锄头文库上搜索。
1、第九章 触发器和时序逻辑电路,本章提要,在数字系统中，常常需要存储各种数字信息，而触发器是具有记忆功能、能存储数字信息的最常用的一种基本单元电路。其特点：电路在某一时刻的输出状态，不仅取决于当时输入信号的状态，而且与电路的原始状态有关。当输入信号消失后，输入信号对电路的影响将以新的输出状态保持在输出端。本章主要讨论以下几个问题：,本章重点讨论各类触发器的逻辑功能及其应用。,1. RS、JK、D、T、T触发器的逻辑功能及各种触发器逻辑功能的相互转换；,2. 寄存器、计数器的工作原理；,3. 555时基电路的组成、工作原理及应用。,第九章 触发器和时序逻辑电路,触发器是具有记忆功能、能存储数字信息
2、的最常用的一种基本单元电路，其特点是：电路在某一时刻的输出状态，不仅取决于当时输入信号状态，而且与电路的原始状态有关。当输入信号消失后，输入信号对电路的影响将以新的输出状态保持在输出端。,触发器的种类很多，按其稳定工作状态可分为,规定：在正常工作时，触发器两个输出端的状态相反。 通常用Q端的状态代表触发器的状态。即 ，触发器为1态， 触发器为0态。,第九章 触发器和时序逻辑电路 第一节 RS触发器,一、基本RS触发器,(1),逻辑功能分析,1,0,1,0,原状态,1,0,新状态,原状态,新状态,即无论触发器的原状态是什么，只要， 触发器都将被置为1态：,(2),0,1,1,0,新状态,即无论触
3、发器的原状态是什么，只要， 触发器都将被置为0态：,第九章 触发器和时序逻辑电路 第一节 RS触发器,(3),根据类似的分析，可知，这是触发器的状态将保持原状态不变。,(4),此时 ，属于不正常工作状态，当 消失后，触发器的状态将不能确定。,真值表,波形图,称为直接置1端， 称为直接置0端。 均是低电平置1置0故均为“低电平有效”,第九章 触发器和时序逻辑电路 第一节 RS触发器,在基本RS触发器电路中，由于 和 的输入信 号直接作用于Gl、G2门上，所以输入信号在全部作用 时间 (即 或 为低电平的持续时间) 内，都能直接改 变输出端 和 的状态，故又把基本RS触发器称作直 接置位、复位触发
4、器。若将触发器的两个输入端同时 置高电平1，则触发器的输出将稳定于某个状态(1态 或者0态)，这就是触发器的记忆和存储信息的功能。,二、同步RS触发器,第九章 触发器和时序逻辑电路 第一节 RS触发器,逻辑符号,直接复位端,直接置位端,置0输入端,置1输入端,时钟输入端,当CP=0时，无论R、S为何值， 和 均为1，相当于基本RS触发器 ，触发器将保持原状态不变。,当CP=1时， 和 的状态就由R、S决定。,、 端为直接置0、直接至1端，用来设定触发器的初始值。,第九章 触发器和时序逻辑电路 第一节 RS触发器,逻辑功能分析,时钟脉冲到来后，CP1。,S1、R0,1,此时，无论触发器原状态是什
5、么，触发器将被置于1态；,S0、R1,此时，无论触发器原状态是什么，触发器将被置于0态；,SR0,1,0,1,0,保持原状态,触发器将保持原状态,SR1,这时G1、G2门输出均为1，这违背了Q和 状态应该相反的逻辑要求。当时钟脉冲过去后，G1门和G2门的输出状态是不确定的。因此，这种不正常情况应避免出现。,第九章 触发器和时序逻辑电路 第一节 RS触发器,逻辑真值表,波形图,CP,S,R,Q,置0负脉冲,第九章 触发器和时序逻辑电路 第一节 RS触发器,三、计数式RS触发器,计数式触发器，简称T触发器。如图所示为其逻辑图。,1,1,0,0,1,0,1,1,0,1,0,0,1,0,1,1,0,0
6、,1,1,0,波形图,CP,Q,逻辑表达式,第九章 触发器和时序逻辑电路 第一节 RS触发器,计数式触发器的空翻现象。,第九章 触发器和时序逻辑电路 第二节 JK触发器,结构及逻辑符号,第九章 触发器和时序逻辑电路 第二节 JK触发器,真值表：,JK触发器的状态方程,CP,K,J,Q,第九章 触发器和时序逻辑电路 第二节 JK触发器,常用的JK触发器例如T078是TTL型集成边沿触发器，CP输入端的小圆圈表示触发器改变状态的时间是在CP的下降沿（负跳变）；多输入端J1、J2、J3之间和K1、K2、K3之间分别为“与”关系，即JJ1J2J3，KK1K2K3；直接置位、复位端，为低电平有效，即不用
7、时悬空或接电源，使用时接低电平或接地。,第九章 触发器和时序逻辑电路 第二节 JK触发器,CC4027是国产CMOS型集成边沿JK触发器，CP输入端没有小圆圈表示触发器改变状态的时刻是在CP的上升沿(正跳变)；异步输入端(直接置位、复位端)SD、RD为高电平有效。,CC4027芯片内包含两个相同的JK触发器，可单独使用，其供电电源具有较宽的取值范围（3-18V）。,特别注意：CMOS触发器的输入端不能悬空，必须通过电阻接电源置为l。,第九章 触发器和时序逻辑电路 第二节 JK触发器,例6-1 由一片CC4027构成的单脉冲发生器如图所示。已知控制信号A和时钟脉冲的波形，设各触发器的初态为Q1=
8、Q2=0。试画出Q1和Q2端的波形。,Q1,Q2,0,1,1,0,0,1,1,0,1,0,第九章 触发器和时序逻辑电路 第三节 D触发器,D触发器的逻辑符号,真值表和波形,状态方程,即在CP脉冲的作用下，D触发器的新状态，总是与D端的状态相同,第九章 触发器和时序逻辑电路 第三节 D触发器,图示为国产TTL型双D触发器T4074和CMOS型CC4013的芯片管脚功能图。每片含两个相同的D触发器，可以单独使用。它们都是CP脉冲的上升沿触发，所不同的是CMOS芯片的直接置位、复位端信号为正脉冲有效。,第九章 触发器和时序逻辑电路 第三节 D触发器,例6-2 由一片双D触发器CC4013组成的移相电
9、路如图所示，可输出两个频率相同，相位差900的脉冲信号，已知CP波形，试画出Q1和Q2端的波形，设F1和F2的初态为0。,1,1,0,Q1,Q2,第九章 触发器和时序逻辑电路 第四节 T触发器及各种触发器逻辑功能的相互转换,一、T触发器,当T0时，不论时钟脉冲来到与否，触发器均保持原状态不变， 即具有 的锁存功能。,逻辑 符号,T触发器是一种受控制的计数式触发器，也称为受控翻转触发器。,T触发器的逻辑功能为：,当Tl时，每来一个时钟脉冲，触发器就翻转一次，即具有 的计数逻辑功能；,真 值 表,特征方程,第九章 触发器和时序逻辑电路 第四节 T触发器及各种触发器逻辑功能的相互转换,所谓触发器逻辑
10、功能的转换，是用一个已知的触发器经改造实现另一类触发器的功能。,二、触发器逻辑功能的转换,1D触发器转换成其它逻辑功能触发器,(1),JK,D,D触发器：,JK触发器：,令,J,K,第九章 触发器和时序逻辑电路 第四节 T触发器及各种触发器逻辑功能的相互转换,T、T,(2),D,T触发器：,D触发器：,只要令D触发器的,即转换成了T触发器,T触发器,令,第九章 触发器和时序逻辑电路 第四节 T触发器及各种触发器逻辑功能的相互转换,2JK触发器转换成其它逻辑功能触发器,(1),JK,D,JK触发器：,D触发器：,T、T,(2),JK,T触发器：,T触发器:,令J=K=1，即实现JK向T 的转换。
11、,令J=K=T，即实现JK向T的转换。,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,时序逻辑电路是由触发器和相应逻辑门组成的具有复杂逻辑功能的逻辑电路。,时序逻辑电路的特点是任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路原来的状态有关。,一、寄存器,寄存器是一种用来暂时存放二进制数码的逻辑记忆部件。,存数方式,数码从各对应位输入端同时输入到寄存器中。,数码从一个输入端逐位输入到寄存器中。,取数方式,被取出的数码同时出现在各位触发器的输出端上。,取出的数码在一个触发器输出端逐位出现。,分类,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,1数码寄存器,寄存器具有接收、存放和传
12、送数码的功能，故称为数码寄存器。它由触发器和相应控制逻辑门组成。因为一个触发器可以存放1位二进制数码（1或0），所以数码寄存器存放数码的位数和所采用的触发器个数相同。,4位二进制数码寄存器,待存数码,清零指令,寄存指令,这种数码寄存器可以不用预先清零。,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,常用D型触发器构成的4位数码寄存器集成芯片T451、T1175、T3175和T4175的管脚功能如图所示。,如下图所示为具有三态门输出的三态寄存器。其特点是寄存器数码的存放、传递及输出等，均是分时进行的。,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,清零指令,待存数码,存数指令,取数指
13、令,寄存指令,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,三态门输出的寄存器的优点：,1.输入、输出共用数据总线：由于其输出线上出现的数据和输入线上传来的数据不是同时存在的，所以可以共用数据总线。,2.数据总线可以分时复用：同功能的寄存器并联接在数据总线上，各寄存器利用系统中的数据总线，分时相互传送数据信息。,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,寄存控制端,寄存指令输入端,使能端,如果要将寄存器RTA中所存的数据传送到寄存器RTC中去，只要分时实现ENA=1，LDCl，CP来一个正脉冲就可完成。,此时必须关闭RTB、RTD寄存器，即令LDB=0、LDD=0、ENB=0、
14、END=0。否则就会出现其余寄存器“争夺”数据总线的错误。,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,典型的TTL集成电路三态输出寄存器T1173和T4173,清除,Cr,1Q4Q全部清零 。,2.送数,CP,1Q4Q=1D4D （并行）,3.保持,寄存功能被禁止；,CP=0,寄存器保持原状态不变。,CP,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,2移位寄存器,4位左向移位寄存器,d3d2d1d01101,1,0,1,0,0,0,1,2,1,0,3,0,1,1,4,1,0,1,经过4个时钟脉冲后， Q3Q2Q1Q0=d3d2d1d0=1101,（1）单向移位寄存器,单向移位
15、寄存器,双向移位寄存器,左移,右移,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,状态表,工作波形,输出方式,并行输出方式,串行输出方式,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,右向移位寄存器,移位脉冲,1,2,3,4,清零端,串行数据输入,并行输出,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,（2）双向移位寄存器,X是左/右移位控制端，,当X1时，左移,当X0时，右移,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,第九章 触发器和时序逻辑电路 第五节 时序逻辑电路,国产CMOS移位寄存器集成芯片CC40194,Sl、S2状态控制端。,CC40194是一种功能很强的通用寄存器。它具有数据并行输入、保持、异步清零和左、右移位控制的功能，,清零端。低电平清零。,CP时钟脉冲输入端。,P0P3数码并行输入端。,Q0
