《电光南理工数字逻辑电路09版课件2010版第5章时序逻辑电路》由会员分享，可在线阅读，更多相关《电光南理工数字逻辑电路09版课件2010版第5章时序逻辑电路（129页珍藏版）》请在金锄头文库上搜索。
1、第5章 时序逻辑电路,5.1 时序逻辑电路概述,时序逻辑电路的特点: 电路在任何时候的输出稳定值,不仅与该时刻的输入信号有关,而且与该时刻以前的电路状态有关;电路结构具有反馈回路.,1. 时序逻辑电路的基本概念,2. 时序逻辑电路的结构模型,外部输入信号,外部输出信号,驱动信号,状态信号,3. 时序逻辑电路的描述方法,（1）逻辑方程,输出方程: Z(tn)=FX(tn),Q (tn),驱动方程: W(tn)=GX(tn),Q (tn),状态方程: Q(tn+1)=HW(tn),Q (tn),说明任何时刻的输出不仅和该时刻的外部输入信号有关，而且和该时刻的电路状态及以前的输入信号有关。,（2）状
2、态表,（3）状态图,（4）时序图(定时波形图),4. 时序逻辑电路的分类,（1）按存储电路中存储单元状态改变的特点分类,同步时序电路 异步时序电路,（2）按输出信号的特点分类,米里（Mealy）型 摩尔（Moore）型,（3）按时序电路的逻辑功能分类,计数器 寄存器 移位寄存器,5.2 锁存器,存储电路由存储器件组成,能存储一位二值信号的器件 称为存储单元电路.存储单元电路大多是双稳态电路.,双稳态电路特点:,具有两个稳定状态,用0 和1表示,在无外信号作用时, 电路长期处于某个稳定状态，这两个稳定状态可用来 表示一位二进制代码。,它有一个或多个输入端，在 外加信号激励下，可使 电路从一个状态
3、转换成另一个状态。,两类存储单元电路 ：,(1) 锁存器,(2) 触发器,锁存器: 直接由激励信号控制电路状态的存储单元.,触发器: 除激励信号外,还包含一个称为时钟的控制信号 输入端. 激励信号和时钟一起控制电路的状态.,锁存器和触发器工作波形示意图:,1. RS 锁存器的电路结构及逻辑符号,SD :置位端(置1端);,RD :复位端(置0端);,两个输入端(激励端):,5.2.1 普通锁存器,2. RS 锁存器的逻辑功能分析,设: 电路的原状态表示为Qn,新状态表示为Qn+1., SD=0; RD=0 (无激励信号),有下列两种情况:,结论: Qn+1=Qn, SD=0; RD=1 (置0
4、信号有效):,结论: Qn+1=0, SD=1; RD=0 (置1信号有效):,结论: Qn+1=1, SD=1; RD=1 (置0、置1同时信号有效):,一般情况下，SD=RD=1应禁止使用。,RS锁存器的约束条件： SDRD=0 。,由与非门构成的RS锁存器：,3 RS锁存器的功能描述, 保持, 置0, 置1, 禁止, 特性表, 特性方程,3. RS锁存器的功能描述,（1）特性表, 保持, 置0, 置1, 禁止,（2）特性方程,（3）状态图,（4） RS锁存器工作波形图 （初态假设为0）,4. RS 锁存器的 VHDL 描述,LIBRARY ieee; USE ieee.std_logic
5、_1164.ALL; ENTITY rslatch IS PORT( nr,ns : IN std_logic; q,qb : BUFFER std_logic); END rslatch; ARCHITECTURE rtl OF rslatch IS SIGNAL q_temp,qb_temp:std_logic; BEGIN q=NOT(ns AND qb); qb=NOT(nr AND q); END rtl;,RS锁存器应用：电子报信器,5.5.2 门控锁存器,在RS锁存器的基础上, 加控制信号,使锁存器状态转换的时间,受控制信号的控制.,1. 门控RS锁存器,（1）门控 RS 锁存器
6、的电路结构及逻辑符号,RD=RC,SD=SC,当C=1时:门控RS锁存器功能和RS锁存器完全相同; 当C=0时:RD=SD=0,锁存器状态保持不变.,（2）门控 RS 锁存器的逻辑功能分析,1) 门控RS锁存器特性方程:,（3）门控 RS 锁存器的逻辑功能描述,2) 门控RS锁存器特性表:,3) 门控RS锁存器工作波形图:,2. 门控 D 锁存器,能将呈现在激励输入端的单路数据D存入交叉耦合结构的锁存器单元中.,（1）门控 D 锁存器的电路结构及逻辑符号,（2）门控 D 锁存器的逻辑功能分析,2）D锁存器特性表:,1）D锁存器特性方程:,Qn+1=D,（3）门控 D 锁存器的逻辑功能描述,3）
7、状态图：,4）D锁存器工作波形图: (假设初态为0),（4）门控 D 锁存器的 VHDL 描述,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dlatch IS PORT( c,d : IN std_logic; q,qb : OUT std_logic); END dlatch; ARCHITECTURE rtl OF dlatch IS SIGNAL q_temp,qb_temp:std_logic; BEGIN PROCESS(c,d) BEGIN IF(c=1) THEN q_temp=d; qb_temp=NOT(d); END
8、IF; END PROCESS; q=q_temp; qb=qb_temp; END rtl;,5.2.3 集成锁存器,5.3 触发器,利用一个称为“时钟”的特殊定时控制信号去限制存 储单元状态的改变时间,具有这种特点的存储单元电路称 为触发器.,5.3.1 主从触发器,1. 主从RS 触发器,（1）主从 RS 触发器的电路结构,（2）主从 RS 触发器的工作原理,1）在CP=0时,主锁存器F1的控制门打开,处于工作状态,主锁存器按S、R的值改变中间状态Qm;从锁存器F2的控制门关闭,处于保持状态;,2) 在CP=1时,主锁存器F1的控制门关闭,进入保持状态; 从锁存器F2的控制门打开,处于工
9、作状态,电路根据 Qm的状态改变输出状态;,主从 RS 触发器的电路特点：,1）CLK脉冲不论在低电平或高电平期间,电路的输出状态 最多只改变一次;(常把控制信号有效期间,输出状态发 生多次变化的现象称为空翻),2) 将主从RS触发器用于时序电路中,不会因不稳定而产 生振荡.,主从 RS 触发器的电路符号：,主从RS触发器的特性表和 特性方程和RS锁存器基本 相同,只是在列特性表时, 要加上CP脉冲标志.,（3）主从 RS 触发器的逻辑功能描述,1）主从RS触发器的特性表,2）主从RS触发器的特性方程,3） 主从RS 触发器的定时波形,2. 主从D 触发器,工作原理:,(1) 当CP=0时,主
10、锁存器被选通,Qm=D, 从锁存器保持原态;,(2) 当CP=1时,主锁存器保持原态, 从锁存器被选通,Q=Qm;,特性方程:,Qn+1=D,定时波形图,3、主从JK触发器,代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：,将,主从JK触发器没有约束。,3. 主从JK 触发器,为去除主从RS触发器的约束条件:RS=0,设计出主从JK触发器.,（1）主从JK触发器的一种结构和逻辑符号,（2）主从JK触发器的特点,1) 电路以D触发器为核心,故不存在约束条件;,3) 由电路可见,CP是经一个非门送入D触发器,所以这种 结构的JK触发器为CP下降沿到达时改变状态.,(4) 状态图,(
11、5) 带异步清零、置1端并具有多驱动输入的JK触发器。,J=J1J2 K=K1K2,(6) 主从JK触发器定时波形,主从触发器抗干扰能力不强,4. 主从触发器的缺陷,上升沿翻转的主从RS触发器,5.3.2 边沿触发器,边沿触发器的特点: 在时钟为稳定的0或1期间,输入信号都不能进入触发器,触发器的新状态仅决定于时钟脉冲有效边沿到达前一瞬间以及到达后极短一段时间内的输入信号.边沿触发器具有较好的抗干扰性能.,1. 维持阻塞D触发器,(1) 电路结构与逻辑符号,(2) 工作原理, 异步清零, 异步置1,a. CLK=0,b. CLK=1,注意：在该时刻，D的改变不会使输出状态变化。, 在CLK=1
12、前一瞬间（CLK=0），如加入信号D=0，则有：,由于M=N=1，所以输出Q保持不变。, CLK由0变为1，在这一短时间内，D=0保持不变，则有：,Qn+1=D=0, 在上面的情况下，如D发生变化，即由0变为1,由于图中红线的作用，电路输出状态保持不变。, 在CLK=1前一瞬间（CLK=0），如加入信号D=1，则有：,由于M=N=1，所以输出Q保持不变。, CLK由0变为1，在这一短时间内，D=1保持不变， 则有：, 在上面的情况下，如D发生变化，即由1变为0,由于和M端连接的蓝线的作用，使输出保持不变 Qn+1=D=1,(3) 维持阻塞D触发器特性表和工作波形图,表示上升沿触发.,（4）正边
13、沿 D 触发器的 VHDL 描述,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dff1 IS PORT( d,clk,rd,sd : IN std_logic; q,qb : OUT std_logic); END dff1; ARCHITECTURE rtl OF dff1 IS SIGNAL q_temp,qb_temp:std_logic; BEGIN PROCESS(clk,rd,sd) BEGIN IF(rd=0 AND sd=1) THEN q_temp=0; qb_temp=1; ELSIF (rd=1 AND sd=0)
14、THEN q_temp=1; qb_temp=0;,ELSIF (clkevent AND clk=1) THEN q_temp=d; qb_temp=NOT(d); END IF; END PROCESS; q=q_temp; qb=qb_temp; END rtl;,2.CMOS边沿D触发器,CMOS边沿D触发器由CMOS传输门构成，属主从结构,但具有边沿触发器的特点。,(1)电路结构,由图可知，当CLK=0时，TG1和TG4 导通， TG2和TG3截止；当CLK=1时， TG1和TG4截止， TG2和TG3导通。,(2) 工作原理, 当CLK=0时, TG1和TG4导通,TG2和TG3截
15、止:, 当CLK由0变成1时, TG2和TG3导通,TG1和TG4截止:,可见，这种形式的触发器属于上升边沿触发的D触发器。,5.3.3 集成触发器,5.4 触发器使用中的几个问题,5.4.1 触发器逻辑功能的转换,触发器逻辑功能转换示意图:,将已有触发器转换 为所需触发器的功 能,实际上是求转换 电路,即求转换电路 的函数表达式: X=f1(A,B,Qn) Y=f2(A,B,Qn),1. 代数法,通过比较已有触发器和待求触发器的特性方程, 求转换 电路的函数表达式.,例: 把JK触发器转换为D触发器.,待求D触发器的特性方程为: Qn+1=D,为求出转换电路的函数表达式,可将D触发器的特性方
16、程转换为:,比较JK触发器的特性方程,可得:,例: 将JK触发器转换为T触发器.,T触发器的特性 归纳为: T=0 保持 T=1 翻转,注意：在这个电路中，由于采用的是下降边沿JK触发器，所以得到的T触发器也是下降边沿的。,2. 图表法,例: 把RS触发器转换为JK触发器., 首先列出JK触发器的特性表;, 根据RS触发器的特性,列 出当满足JK触发器特性时 S、R端应加的信号;, 写出下列两个表达式: S=f1（J，K，Qn） R=f2（J，K，Qn）, 0 1 0 0 1 0,R=KQn,转换电路图,例：试用D触发器和四选一MUX构成一个多功能触 发器，其功能如下表所示。表中L、T为控制变量，N为数据输入变量。,解： 列表；, 设L、T为MUX的地址 变量， 求MUX 的数据 端输入信号；, 画逻辑图。,5.4.2 触发器的脉冲工作特性,触发器的脉冲工作特性: 指为了保证触发
