《【2017年整理】北邮数字电路与逻辑设计实验报告》由会员分享，可在线阅读，更多相关《【2017年整理】北邮数字电路与逻辑设计实验报告（15页珍藏版）》请在金锄头文库上搜索。
1、 北京邮电大学数字电路与逻辑设计实验报告学院 信息与通信工程学院班级 2013211119姓名 阮光鑫学好 2013210554序号 08 实验一 Quartus 2 原理图输入法设计实验目的（1） 熟悉用 Quartus 2 原理图输入法进行电路设计和仿真（2） 掌握 Quartus 2 图形模块单元的生成与调用（3） 熟悉实验板的使用实验内容（1） 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元（2） 用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号（3） 用 3
2、线-8 线译码器和逻辑门设计实现函数F=CBA+CBA+CBA+CBA,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验过程（1） 半加器 生成符号 （2） 全加器实验二 用 VHDL 设计与实现逻辑电路（1）8421 转余 3 码LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY ysmzh ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ysmzh;ARCHITECTURE a OF ysmz
3、h ISBEGINPROCESS(a)BEGINCASE a ISWHEN 0000=yyyyyyyyyyNULL; END CASE;END PROCESS;END a;（2）数码管译码器library ieee;use ieee.std_logic_1164.all;entity yima isport(l:out std_logic_vector(5 downto 0);d0,d1,d2,d3:in std_logic;a,b,c,d,e,f,g:out std_logic);end yima;architecture behav of yima is signal m:std_logic_vector(3 downto 0);signal seg7:std_logic_vector(6 downto 0);beginlnumnumnumnumnumnumnumbbbbbbbbbbb=1011011;-5end case;end if;end process p1;end a;实验总结1.要注意工程名要和 VHDL 中的名字保持一致2.要注意设置完管脚之后一定要再次跑一遍程序，不然管脚不对，我就有一次很长时间耗费在这个上面。 。 。3.注意复位信号，最后一次实验在这里改了好多次，还要注意是 0 有效还是 1 有效
