《福建师范大学19年8月课程考试《EDA技术 》作业考核试题[离线作业] 》由会员分享，可在线阅读，更多相关《福建师范大学19年8月课程考试《EDA技术 》作业考核试题[离线作业] （5页珍藏版）》请在金锄头文库上搜索。
1、 EDA技术 教学中心 专业 学号 姓名 成绩 第一题：填空题（每空2分，共30分）1.用EDA技术进行电子系统设计的目标是最终完成 ASIC 的设计与实现。2.目前国际上较大的PLD器件制造公司有 LATTICE莱迪思公司 和 XILINX西林 公司。3.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。4.阻塞性赋值符号为 = ，非阻塞性赋值符号为 b);assign equal=(a=b);assign less=(ab);endmoduleda :ctrl_a控制信号可以增加寄存器在控制信号有效的时候，赋值给寄存器保存，同时计数器开始计数，当计数器计数到16时，将寄存器的值
2、给ctrl_b.2. 详细分析下面程序功能：module voter7(pass,vote) ;input 7:1 vote; output pass;reg2:0 sum; integer i; reg pass;always (vote) begin sum=0; for (i=1 ; i=7 ; i=i+1) if(votei) sum=sum+1;if(sum2) pass=1; else pass=0 ; endendmoduleda :功能：多数表决器输入vote ，7bit数据输入，当有4个以上的位是1时，sum2为1，则通过决议。实际应用中，vote变量相当于7个表决按键连出，当在场的有4个以上的人同意并按键，则表决通过，pass置位。 5第四题：设计题（每题20分，共20分）用Verilog HDL设计一个8位加法器。Da :代码：/ 8位全加器 module add8(sum,cout,b,a,cin); input7:0 a,b; input cin; output7:0 sum; output cout; assign cout,sum=a+b+cin; endmodule
