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1、摘要 摘 要 随着 IC 设计的规模更大，速度更快，以及便携式设备的广泛需求，设计中 功耗的问题越来越凸现出来， 所以在整个设计流程中就需要对功耗进行分析和低 功耗设计，这些技术可以保证芯片的每一部分都能高效、可靠、正确地工作。 选择合适的低功耗手段，必须以细致的功耗预估为前提，并且也要掌握工具 的适用范围和能达到的低功耗底限。在流程中尽可能早的分析出功耗需求，可以 避免和功耗相关的设计失败。通过早期的分析，可以使用高层次的技巧来降低大 量的功耗，更容易达到功耗的要求。 本论文围绕数字 CMOS 电路的功耗问题进行展开，主要分成两大部分。 首先针对超大规模集成电路中的功耗分析进行探讨，介绍了在
2、 RTL 级、门 级不同层次上对功耗进行分析的方法和对实际设计的指导意义，并对一个 450 万门的超大规模芯片在各层次上进行功耗分析， 并和流片后测试得到的结果有着 很好的吻合。 然后是对低功耗进行了一些结构上的设计。动态电压缩放（DVS）技术是一 种通过将不同电路模块的工作电压调低到恰好满足系统最低要求来实时降低系 统中不同电路模块功耗的方法，有着良好的应用前景。本论文实现了一款动态电 压缩放（DVS）电路，可应用于突发吞吐量工作模式的处理器，通过和一个电路 实例的整体仿真，验证了该 DVS 电路的低功耗效果。 关键字：低功耗；功耗分析；动态电压缩放 I Abstract Abstract
3、Liu Hainan (Microelectronics and Solid-State Electronics) Directed by Professor Zhou Yumei As the design of IC go into larger and faster, the issue about power consumption is more critical. It is necessary to analysis the power accurately and manage low power techniques in every step of the design f
4、low, so as to assure the efficient, reliable and correct function. Choosing the appropriate low power solutions depends on careful power analysis as well as understanding the capabilities of available tools. Analyzing power requirements as early as possible in the design flow helps avoid power relat
5、ed disasters. Early analysis also makes power goals easier to attain because higher-level techniques save the greatest amount of power. The thesis is made up of two main parts based on the discussion of the digital CMOS power consumption. First of all, this thesis introduces and demonstrates a top-d
6、own VLSI design methodology for power analysis, discuss the method to estimate the power on RTL and gate level, which could serve as a guide to the floorplan and place $set_toggle_region; $toggle_start; 18 第二章 低功耗设计方法与分析 $toggle_stop; Power Compiler 使用power_estimate命令调用 SAIF 文件来确定库和约束， 并反标到设计中，得到功耗预
7、估。Power Compiler 对于没有反标的端口，在每 一个上升沿，缺省的开关活动率是 0.25；并且在模块内部，该端口后面各节点 是以这个缺省值为基准，经过传输后并通过相应计算得到其数值。 在没有准确的负载和开关数据的情况下，在得到了内部功耗后，开关功耗 一般在经验上被预估为内部功耗的 30%，这个数据是比较粗略的预估结果。这 种方法往往是用来评估使用不同设计策略后的功耗结果对比，而不是用来准确 的确定芯片的实际功耗数值。就像前面提到的，在 RTL 级粗略的预估可以为因 为设计存在不可接受的大功耗而在早期提出不可实施的预警。 在早期的分析中，动态功耗是最重要的指标，不过漏功耗也可以通过基
8、于 各种单元漏电流的数值进行预估。 因为漏电流在高或低状态时的大小是不同的， 漏电流的分析必须基于信号在某一确定逻辑状态下的状态概率来进行。状态概 率是在 0 和 1 之间的一个数值，可以根据信号各自的功能进行预测。例如，一 个低有效的复位信号处于 1 状态的概率（SP1）为 1 或者接近 1。对于数据总线 信号，除非一些特殊的体系结构，SP1 一般被设置为 0.5。在得到库信息后，通 过仿真，将信号处于一个逻辑状态的时间与总仿真时间相除，就可以得到状态 概率。 2. 门级功耗分析 经过综合后，就可以通过 Power Compiler 基于实际的门数和仿真得到的开 关活动率，计算出相对准确的功
9、耗预估值。开关活动率和布局布线前所使用的 线负载模型是导致在这个阶段上和实际情况有出入的主要因素。开关活动率可 以通过在门级用 VCS 进行仿真得到 SAIF 文件而提高精确度。除了第一个命令 应该修改外，和 RTL 级产生 SAIF 文件的命令类似，第一个命令如下： $set_gate_level_monitoring(“on”); 再次强调一下，只有当测试激励代表实际的应用情况时，所得到的开关活 动率才是较为准确的。 19 超大规模集成电路低功耗设计与分析 经过物理优化后， 可以通过 Physical Compiler 用write_parasitics distributed 命令，产生
10、 SPEF 文件，来反标 Steiner 布线和寄生 RC 参数的预估值，以增加 负载的精确性，从而提高了功耗预估的准确性。 在版图实现后， 通过门级仿真可以得到值变存储文件 （Value Change Dump） VCD 文件，利用 PrimePower 进行更为准确的分析。在仿真过程中，VCD 文件 记录了信号的变化和内部节点的动作、各层次的数据连接，路径的延迟，时序 和事件信息等。 如果芯片的 I/O 数目过多，在进行高速开关转换以及驱动很长的连线时， I/O 也将是影响功耗准确度的重要因素。 使用 I/O 的集中负载模型将会得到非常 悲观的结果，如果设计的目标是要得到准确的功耗值，而不
11、是最坏情况的功耗 预估，就需要对 I/O 进行更为准确的分析。可以在 Hspice 中用准确的分布式阻 抗模型，对关键的 I/O 单元类型进行仿真。可以计算出在每个上升/下降沿上所 消耗的能量值，利用 Hspice 输出的电流和时间，以及梯形积分法（Matlab）可 以得到每一个瞬间的 I/O 单元的内部能量消耗。再依据 PrimePower 分析过程中 得到的 I/O 翻转率，就可以得到相对精确的功耗值，再加上芯片核心部分的功 耗，就可以对整体功耗进行相当准确的预估。 选择合适的低功耗手段，必须以细致的功耗预估为前提，并且也要掌握工 具的适用范围和所能达到的低功耗底限。在流程中应该尽可能早的
12、分析出功耗 需求，以避免和功耗相关的设计失败。通过早期的分析，可以使用高层次的技 巧来降低大量的功耗，更容易达到功耗的要求。 第四节 450 万门超大规模芯片的功耗预估 下面所要讨论的内容首先是功耗预估和分析对布局布线的指导意义，然后 根据前面所述的功耗分析和预估理论，对一款 450 万门的超大规模芯片的功耗 在各个层次上进行预估。 一、功耗预估和分析对布局布线的指导意义 20 第二章 低功耗设计方法与分析 综合后，设计进入物理设计阶段，主要包括布局、布线、DRC、LVS 等步 骤。 版图规划（Floorplan）就是根据综合后报告的设计规模，估计整个芯片的 大小，根据电路的逻辑功能和模块之间
13、的连接关系大致确定宏模块（Macro）的 位置，同时要考虑 I/O Pad 和 Power/Ground Pad 在 core 周围的排列顺序，以使 core 内部的逻辑电路与 I/O Pad 的连线最短， 减小连线延迟， 然后对电源线和地 线网络进行设计。规划的结果将直接影响到芯片的工作时序和电路性能。 在电源线地线布线之前要对功耗进行预估，根据功耗的预估值，及由库提 供商给出的 I/O 最大承受电流值和所允许的邻近电源地同时翻转的输出数目限 制，确定需要多少对 Power/Ground PAD，其中前一个方面是满足芯片供电的需 要，后一个方面则是为满足电源完整性的要求。然后再考虑到 Met
14、al 的最大电 流密度，就可以确定 P/G ring 的宽度和 power straps 的数量、宽度及间距。因为 P/G ring 对越靠近芯片中间的 cell 供电能力越弱，靠近芯片中心区域的 IR Drop 也是最大的， 所以靠近芯片中间的位置 power straps 的间距要小一些， 以提供足 够的电流。 电源线和地线是两条几乎涉及整个芯片各个位置的全局线网，它的电性能 保障和布线结果优化会对芯片产生直接的影响。电流流过电源线（或地线）会 带来电压降及金属电迁移问题。在电源线和地线的布线过程中，若不考虑这两 个问题，则当有过大的电压降就会导致逻辑错误或降低开关速度，而金属电迁 移，则
15、可导致电源线地线发生断线而过早失效。为了减小电源线地线上的电压 降及电流密度，通常，电源线地线的宽度远大于一般信号线的宽度8，但是会 增加芯片面积，浪费更多的布线资源。因此需要尽可能准确地预估出功耗值， 以尽量减小布电源线地线时所留有的余量宽度，使它们占用的芯片面积最小。 以上的这几个方面都要求能够在布局布线前，对整个设计的功耗有一个较 为准确的预估，来大致确定 Power/Ground ring 的宽度、power straps 的数量、宽 度及间距和需要的 Power/Ground Pad 的数量，而保证所进行的电源地 I/O 数目 的选择和电源线地线的布线能够满足设计的需要。 二、450
16、 万门的超大规模芯片的功耗预估 本设计的功耗预估主要在以下几个阶段： 21 超大规模集成电路低功耗设计与分析 阶段一：应用最坏情况活动率和较为准确的线负载模型进行预测。 阶段二：应用真实的活动率和准确的线负载模型进行预测。 阶段三：利用提出的线负载寄生参数和基于门级仿真的真实的开关活动率 进行预测。 阶段四：流片后的实测结果。 表 2.2 各种阶段不同工作模式下的功耗（单位 W） 功能一 功能二 功能三 阶段一 4.032 阶段二 3.525 2.095 3.601 阶段三 2.957 2.336 2.980 阶段四 2.066 2.736* 3.075* *整个测试板的功耗，包括芯片及其他部分逻辑电路 表 2.2 列出了在四个阶段，对于芯片在不同工作模式下功耗分析和测试的 结果。除功能二外，其他部分完全符合第三节中所介绍的功耗预估理论，并且 功能二所出现的偏差也是在能够接受的范围内，可以视为误差。 整个过程都很好地验证了，功耗预估的准确性和设计过程中所能提供信息 的准确程度是紧密相关的功耗预估理论。 图 2.3 是所采用的功耗流程图。 总结 本章中我们首先介绍了数字 CMOS
