《数字逻辑设计与VHDL描述 第２版 教学课件 ppt 作者 徐惠民 安德宁第七章第七章》由会员分享，可在线阅读，更多相关《数字逻辑设计与VHDL描述 第２版 教学课件 ppt 作者 徐惠民 安德宁第七章第七章（131页珍藏版）》请在金锄头文库上搜索。
1、,北京邮电大学 ,2019/7/11,时序电路基础,时序逻辑电路也可以分类为电位型时序电路和钟控型时序电路。 钟控型时序电路的工作方式又可以分为两类：同步时序电路和异步时序电路。 同步时序电路的所有触发器的翻转都受同一个时钟的控制。或者说所有的触发器都是同步工作的。 异步时序电路中的触发器也有时钟的控制，但是每个触发器的时钟不是来自同一个时钟源。,北京邮电大学 ,2019/7/11,时序电路基础,同步时序电路的一般框图,同步时序电路用三组方程式来描述。 激励方程：Y=f (输入信号,现在状态) 状态方程：S=h (输入信号,现在状态) 输出方程：Z=g (输入信号,现在状态),北京邮电大学 ,
2、2019/7/11,时序电路基础,以上方程式所描述的同步时序电路的输出是输入和现在状态的函数，这类电路又称为米里型（Mealy mode）时序电路。 另一类同步时序电路，它的输出只和状态有关，和电路的输入无关。这类同步时序电路称为摩尔型（Moore mode）时序电路。它的输出方程可表示为： 输出方程：Z = g (现在状态),北京邮电大学 ,2019/7/11,时序电路基础,状态表和状态转移表 将状态方程和输出方程结合在一起用矩阵的形式加以表示，就构成同步时序电路的状态表。 状态表中的状态一般都用字母表示，用来描述时序电路的性能。 如果状态用二进制代码表示，这种用二进制代码表示状态的状态表就
3、称为状态转移表。状态转移表用来分析和设计时序电路。,北京邮电大学 ,2019/7/11,时序电路基础,自动投币饮料机的状态表和状态转移表（摩尔电路） 其中，用S表示状态、Y表示输出,状态表,状态转移表,北京邮电大学 ,2019/7/11,时序电路基础,而如果饮料机可以投入两种硬币：5角和1元。 则在1.5元状态下，投入5角硬币，则得到饮料，不用找钱。如果投入1元硬币，则不仅得到饮料，还要找钱。 也就是输出不仅和状态有关，还和当前的输入有关。 这样的时序机就是米里型电路。,北京邮电大学 ,2019/7/11,常用时序电路,寄存器 寄存器由多位触发器构成，用来寄存多位二进制信息。各个触发器由统一的
4、时钟控制。,北京邮电大学 ,2019/7/11,常用时序电路,表7.2是8位D型寄存器74LS374的功能表。,北京邮电大学 ,2019/7/11,常用时序电路,移位寄存器 移位寄存器具有寄存和移位两重功能：除了寄存数据外，还可以在时钟的控制下，将数据向左或者向右进行移位。,北京邮电大学 ,2019/7/11,常用时序电路,移位寄存器就可以有4种工作方式： 串入串出 串入并出 并入并出 并入串出,北京邮电大学 ,2019/7/11,常用时序电路,计数器 计数器是通过电路的状态来反映输入脉冲数目的电路。只要电路的状态和输入脉冲的数目有固定的对应关系，这样的电路就可以作为计数器来使用。 一个计数器
5、可以计数的值，称为计数器的模值。 计数器的分类 同步计数器和异步计数器 加法计数器、减法计数器和可逆计数器 二进制计数器、十进制计数器、任意进制计数器等。,北京邮电大学 ,2019/7/11,常用同步时序电路分析,同步时序电路的分析可按以下步骤进行： 根据给定的时序电路，写出每个触发器的输入激励方程； 根据电路，写出时序电路的输出方程； 由激励方程和触发器的特征方程，写出触发器的下一状态方程。 由触发器的状态方程和时序电路的输出方程，作出电路的状态转移表和状态转移图，并进一步分析电路的逻辑功能。,北京邮电大学 ,2019/7/11,常用同步时序电路分析,同步计数器的分析 例7.1 分析图7.2
6、所示的同步计数器。,写出电路的输出方程和触发器的激励方程：,北京邮电大学 ,2019/7/11,常用同步时序电路分析,写出触发器的状态方程,由状态方程和输出方程，作状态转移表和状态转移图。,北京邮电大学 ,2019/7/11,常用同步时序电路分析,状态转移图,分析逻辑功能。根据状态转移图，这个计数器是模值等于8的二进制加法计数器，计数状态是从000111；计数满8个数时，输出Z等于1，相当于逢8进1的进位输出。,北京邮电大学 ,2019/7/11,常用同步时序电路分析,例7.2 分析图7.4所示的同步计数器。,北京邮电大学 ,2019/7/11,常用同步时序电路分析,(3)作状态转移表和状态转
7、移图。,(4)功能分析：是模值等于5的五进制计数器。 可以自启动。,北京邮电大学 ,2019/7/11,常用同步时序电路分析,移位寄存器及其应用电路的分析 环形计数器,北京邮电大学 ,2019/7/11,常用同步时序电路分析,状态图：,北京邮电大学 ,2019/7/11,常用同步时序电路分析,环形计数器的一般特点是： K位移位寄存器构成的环形计数器可以计K个数，即计数模值是K。 反馈连接的方式是 将第K个触发器的输出连接到第一个触发器的D输入。 每个有效的计数状态中只有一位触发器是1 。 可以不用译码电路，直接从各个触发器的输出得到计数译码的结果。 按以上方式连接后，不能自启动。,北京邮电大学
8、 ,2019/7/11,常用同步时序电路分析,将反馈函数修改为：,就可以解决自启动问题 可以自启动的三位环形计数器状态图：,北京邮电大学 ,2019/7/11,常用同步时序电路分析,扭环计数器,北京邮电大学 ,2019/7/11,常用同步时序电路分析,状态图：,北京邮电大学 ,2019/7/11,常用同步时序电路分析,扭环计数器有以下的特点： K个触发器构成的扭环计数器有2K个状态构成循环，所以可以计2K个数。 反馈是从第K个触发器的反相输出端连接到第一个D输入端。 2K个状态中一定包含全0的状态和全1的状态。 译码电路比较简单：每个状态的译码输出函数都是两变量函数。 按以上连接的计数器，不能
9、自启动。,北京邮电大学 ,2019/7/11,常用同步时序电路分析,序列信号发生器 例7.3 分析图7.12所示的序列信号发生器,反馈信号的逻辑表达式：,北京邮电大学 ,2019/7/11,常用同步时序电路分析,分析和说明。状态转移表显示了电路有7个状态构成循环。这个序列信号发生器的特性是： 序列的长度等于7。序列码是1110100 。不能自启动。,北京邮电大学 ,2019/7/11,常用时序电路的设计,计数器、序列信号发生器等常用时序电路有两个共同的特征： 电路的状态数是可以从设计要求直接确定的：由计数器的模值、序列信号的长度就可以确定状态数。 电路状态的二进制代码也是可以从设计要求直接确定
10、的。 由于这些特征，使得常用时序电路的设计步骤就比较简单。,北京邮电大学 ,2019/7/11,常用时序电路的设计,基本的设计步骤 根据设计要求，作出状态转移表。 根据状态转移表，以现在状态为“输入”，下一状态为“输出”的卡诺图，从卡诺图求出电路的状态方程。 由状态方程直接求出触发器的输入激励方程，也就是完成了触发器输入逻辑的设计。 作出设计结果的状态转移图。检查是否能自启动，若不能自启动，还要重新修改某个触发器的激励方程。,北京邮电大学 ,2019/7/11,常用时序电路的设计,同步计数器的设计,北京邮电大学 ,2019/7/11,常用时序电路的设计,例7.4 用JK触发器，设计一个8421
11、码十进制计数器。 确定触发器的数目。因为计数模值等于10，所以需要4个触发器。 作出状态转移表。,北京邮电大学 ,2019/7/11,常用时序电路的设计,作出下一状态的卡诺图，写出每个触发器的状态方程。,北京邮电大学 ,2019/7/11,常用时序电路的设计,检查不在计数循环中的状态的转移关系。6个不使用状态的下一状态是： 10101011 10110100 11001101 11010100 11101111 11110000 作出状态转移图：,可以自启动。,北京邮电大学 ,2019/7/11,常用时序电路的设计,作逻辑图,北京邮电大学 ,2019/7/11,常用时序电路的设计,例7.5 用
12、JK触发器设计一个5进制计数器，要求状态转移关系为： 001010101110011,北京邮电大学 ,2019/7/11,常用时序电路的设计,作出各触发器下一状态的卡诺图,北京邮电大学 ,2019/7/11,常用时序电路的设计,检查多余状态的转移关系，还有3个不在计数循环的状态： 000111 100011 111111 得到状态转移图如图：,不能自启动。,北京邮电大学 ,2019/7/11,常用时序电路的设计,为了解决不能自启动的问题,修改后的状态转移图：,北京邮电大学 ,2019/7/11,常用时序电路的设计,最后的逻辑图,北京邮电大学 ,2019/7/11,常用时序电路的设计,序列信号发
13、生器 序列信号发生器的设计步骤 ： 首先根据给定序列信号的长度M，决定所需要的最小触发器的数目k： 2k-1M2k 验证并确定实际需要的触发器数目k。方法是对给定的序列信号每k位分为一组，选定一组后，向前移一位，按k位再取一组，总共取M组。如果这M组数字，都不重复，就可以使用已经选择的k；否则，就使k=k+1。再重复以上的过程。 作状态转移表，求反馈函数，检查自启动。,北京邮电大学 ,2019/7/11,常用时序电路的设计,例7.6 设计一个序列信号发生器，产生序列1010010100。 序列长度是5（10100），最小触发器数目是3。 对序列信号每3位一组取信号，每取一组移一位，共取5组：1
14、01、010、100、001、010。出现了两次010。说明k=3不能满足设计要求。再取k=4。重新按4位一组取信号，也取5组：1010、0100、1001、0010、0101。没有重复，确定k=4。,北京邮电大学 ,2019/7/11,常用时序电路的设计,作D0的卡诺图：,北京邮电大学 ,2019/7/11,常用时序电路的设计,检查自启动。,电路可以自启动。逻辑图为：,北京邮电大学 ,2019/7/11,常用时序电路的设计,M序列发生器 在测试通信设备或通信系统时，经常需要一种称为“伪随机信号”的序列信号。“伪随机信号”就是用来模拟实际的数字信号。因此，它应该有各种不同的0，1组合，而且0 和1
