《EDA技术与应用 教学课件 ppt 作者陈新华第8章》由会员分享，可在线阅读，更多相关《EDA技术与应用 教学课件 ppt 作者陈新华第8章（41页珍藏版）》请在金锄头文库上搜索。
1、第8章 综合软件Synplify Pro 及应用,8.1 Synplify Pro简介 8.2 Synplify Pro软件的特点 8.3 Synplify Pro综合设计 8.4 十进制计数器Synplify Pro综合设计应用举例,本章内容,8.1 Synplify Pro简介,综合是数字EDA设计中重要的组成部分，综合的作用是将用语言表示的HDL源程序转换成相应的门级电路网表。综合软件的优劣直接决定了电路功能的实现、电路所占资源的以及多少电路的各项性能是否符合要求等。虽然这一切跟HDL程序设计的优劣息息相关，但同样的设计经过不同的软件综合后可能有不同的结果，所以好的综合软件能带来事半功倍
2、的效果。,综合软件简介,目前主要的综合软件由以下几大EDA软件公司开发：Cadence、Synopsys、Synplicity和Mentor Cadence的综合软件主要应用于ASIC设计，大多工作在工作站上 Synplify Pro是Synplicity公司的FPGA综合软件，针对复杂可编程逻辑设计的FPGA综合工具 Synplify Pro支持Verilog HDL和VHDL硬件描述语言，支持各种FPGA厂商的FPGA产品,8.2 Synplify Pro的特点,自动的时序优化技术 强大的综合技术 最优化编码方式的有限状态机开发技术 较高的流水线技术 EDA设计功能强大 支持Verilog
3、HDL、VHDL及混合语言的设计 自动识别RAM Synplify Pro提供了和布局布线工具之间的native-link接口,8.3 Synplify Pro综合设计,逻辑综合设计流程如下图所示：,Synplify Pro综合设计流程,打开Synplify Pro 新建一个工程 添加source file 代码语法错误检查 综合选项设置 开始综合 综合结果输出,以十进制计数器的逻辑综合设计为例：,1.打开Synplify Pro,（1）执行FileNewProject File 操作新建一个工程，并保存在Elaoshisysthesis目录下，默认工程名为proj.prj,2新建一个工程,2
4、）也可执行如下操作新建一个工程 点击操作按钮栏中的Open Project，弹出如图所示对话框，选择New Project，即可产生一个默认名字为proj1.prj的工程，该工程的默认路径为Elaoshisysthesis。,3添加source file,（1）在新建工程下右击选择 Add Source File，将要综合的counter_10.v文件加入工程中。,(2)文件已被加入工程,4代码语法错误检查,（1）执行Run/Syntax Check进行语法错误检查，,5综合选项设置 （1）右击rev_1选择Implementation Options进行综合选项的设置，如图所示,执行Proj
5、ect Implementation Options.进行综合选项的设置，如图所示。,弹出的对话框如如图所示,（2）器件选项设置,（3）设置优化选项,（4）设置系统运行频率和约束文件,（5）设置综合运行结果输出选项,在弹出的对话框里选择Implementation Results标签,设置如下,（6）设置时序报告输出 图所示，在弹出的对话框里选择Timing Report标签。,(7) 设置Verilog选项 在弹出的对话框里选择Verilog标签，图所示：,6开始综合,(2) Annotating Analyst Properties（特性分析注释），见图,（3）Mapping （映射），见
6、图。,(4) Done（综合完成），见图。,7综合结果输出 （1）RTL view，见图。 图综合结果RTL view输出,(2) Gate view见图。,(3) 门级网表（.vqm文件）见下表。,综合选项设置,元器件选项设置 设置包括所依赖的工艺库以及器件映射选择 优化选项设置 设计的全局综合优化目标选择，依赖所选择的工艺库 系统运行频率和约束文件设置 .sdc文件为自动生成的约束文件 综合运行结果输出选项设置,开始综合,四个阶段： 编译（Compiling ） 特性分析注释 （Annotating Analyst Properties ） 映射 （Mapping ） 综合完成 （Done
7、）,8.4 十进制计数器的 Synplify Pro综合设计应用举例,十进制计数器前端设计 Verilog HDL 输入 Modelsim功能仿真 十进制计数器的Synplify Pro综合设计 十进制计数器后端设计 Quartus II 7.1 (32-Bit)布局布线 Modelsim后端时序仿真,Verilog HDL 输入 Modelsim功能仿真 仿真结果如下图：,十进制计数器前端设计,十进制计数器的Synplify Pro综合设计,RTL级仿真结果如下： 输出.vqm文件，用于布局、布线,Quartus II 7.1 (32-Bit)布局布线 新建一个工程，将综合后的counter_10.vqm文件加入工程中，第三方EDA仿真工具选择Modelsim-Altera，器件选择CycloneII系列，将counter_10.vqm文件设为顶层文件，进行编译完成布局布线，最后输出.vo文件，用于时序仿真。,Modelsim后端时序仿真 将布局布线生成的.vo文件和counter_10.v文件加入工程中，并将布局布线产生的.sdo文件加入到目录中，然后将CycloneII的工艺库加入Modelsim-Altera的库中，最后进行时序仿真，,
