《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-6Chapter 6》由会员分享，可在线阅读，更多相关《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-6Chapter 6（79页珍藏版）》请在金锄头文库上搜索。
1、Chapter 6. Integrated Flip-Flops,本章任务（学习内容）,1.用NAND门构成的基本锁(Latch）； 2.能解释SR锁(Latch)和D锁(Latch)的区别； 3.能区分Latch和Flip-Flop的区别； 4.解释SR 、 D和JK F.F.之间的不同； 5.解释边沿和主-从F.F.之间有什么不同； 6.F.F.的基本应用； 7.几个重要参数；,Flip-Flops classify: SEC.6.1 触发器的分类:,1.按电路结构分类: Basic R-S F.F（Latch） Synchronous R-S F.F Master-Slave F.F T
2、ransparent D - F.F. The pulse Edge-Triggered D F.F. 2.按逻辑功能的分类: R-S F.F D-FF J-K FF T-F.F.（ T-F.F ）,一.基本R-S触发器的性质:,S,R,特点：有记忆功能（保持功能）,1. NAND gate S-R Latch.,R S Qn Qn+1 1 1 0 0 状态不变 1 1 1 0 0 1 置1(SET 1) 1 1 0 1 0 0 置0(SET 0) 1 0 0 0 0 x 状态不定 1 x,S,R,Q,Q,Qn：初始状态,INPUT,OUTPUT,初 态,（补）2. S-R（NAND） Lat
3、ch (锁的特性方程) characteristic equation,Qn+1,Qn,0 1,00 01 11 10,SR,X 1 X 1,1 1,(S),RQn,Qn+1=(S) + RQn S + RQn S R 1 （约束条件）,SR Latch.波形描述,SD RD Qn Qn+1,状态不定,1,1,0,1,1,1,1,0,0,0,【例6.9.1.】 用VHDL语言描述基本的S-R锁。 解： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY SR_latch1 IS port (S, R ： in std _logic; Q, Q：
4、buffer std _logic); -输出为缓冲方式 End Entity SR_latch1; Architecture dataflow of SR_latch1 IS Begin Q = 1when R=0else 0when S=0else Q ; Q=1when S=0else 0when R=0else Q; End Architecture dataflow；,2. NOR R-S Flip-Flop,Sd Rd Qn Q n+1 0 0 0 0 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 x 1 x,Sec 6.2 同步式R-S触发器,Syn
5、chronous R-S Flip-Flop,1. The gate Set-Reset Flip-Flop,Characteristic Equation: Qn+1=S +RQn RS=0,Q,Q,1,2,思路：引入 cp（clock pulse）做控制信号,cp,set,Reset,2.The gate Set-Reset Flip-Flop（Latch） true table,Cp SET RESET Qn Qn+1 0 x x Q Q 1 0 0 Q Q 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1,Unchanged state,Unused state,.Set-R
6、eset Flip-Flop Characteristic equation,Cp SET RESET Q n Qn+1 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 1 0 0 1 1 1 1 1 1 0 1 1 1,Q-Unchanged,0,1,Unused,1,2,3,4,.Synchronous SR F.F. Characteristic Equation,Qn,SR,00 01 11 10,0 1,S,R Qn,Qn+1= S +RQn ； S R= 0 ；（约束条件）,补,(4). State Transition diagram,0,1,R=0,S=1,S=0,
7、R=1,R=0 S=X,S=0 R=X,1,2,3,4,激励表,Qn Q n1,S R,0 0 0 1 1 0 1 1,0 0 0 1 1 0 1 1,0 x 1 0 0 1 x 0,通常很容易将基本的S-R锁和触发器概念相混淆， 下面给出明确的定义。 基本S-R触发器又叫门锁电路，它是对电平灵敏的记忆元件， 是基于交叉耦合的门组成的。 触发器指的是时钟脉冲或边沿触发的记忆元件。 用VHDL建模时，可以有多种方法，下面仅讨论两种设计方法。 【例6.9.2.】 基本S-R触发器设计。 解： Library ieee; Use ieee. std_logic_1164.All; Entity SR
8、_latch2 IS Port (S, R ： in std_logic； -logic为初始值 Q，Q ： out std_logic)； End Entity SR_latch2;,Architecture behavior of SR_latch2 IS Begin p0 ： process (R, S ) IS Begin Case std_logic_vector（R, S） is when “00” = Q Q Q Null ； End Case; End Process P0 ; End Architecture behavior ;,第二种设计方法首先在实体说明中说明了Q和Q为
9、输出方式。 因为在模型的内部不读它们。如果S或R有一个为零，或两者全为零， Q和Q只是被反复求值，如果S和R两者全为1，输出保持不变。 注意在描述行为的结构体中，case语句是必要的， case语句的一般格式为： Case 条件表达式 is When 条件表达式的值 = 顺序处理语句； End case； Case语句是无序的，所有表达式的值都并行处理。 Case语句中的条件表达式的值必须全部表述出来,且不能重复。 不能全部表述的条件表达式的值用others表示。,Chapter 4.IC.F.F.第一讲小结,基本SR Latch逻辑电路图,状态转换表,特性（征）方程,状态转换图,状态激励表,
10、波形图描述,分析,K-图化简,图6.2.1. S-R锁电路及符号,S R,RD SD,Q Q,SD RD,Q Q,1,1,RD SD,Q Q,（a）,（b）,（c）,S R,SD RD,Q Q,（d）,（a）.NOR锁电路符号;（b）.NOR门组成的S-R锁电路; （c）.NAND锁电路符号;（d）.NAND门组成的S-R锁电路;,表6.2.1 S-R锁电路功能表,NAND 锁,NOR 锁,Qn,Qn,Qn+1,Qn+1,SD RD,SD RD,0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1,1 1 1 1 0 1 0 1 1 0 1 0 0 0 0 0,0 1 0 1 0 1
11、 0 1,0 1 0 1 0 1 0 1,0 1 1 1 0 0 1 1,0 1 1 1 0 0 0 0,图6.3.1.有引导门的S-R锁,S,R,Enable,G1,G2,Q,Q,S,R,图6.3.2 （b）Enable作为同步信号,CLK=EN,S,R,Q,图6.3.2（a）Enable作控制信号,EN,S,R,Q,Sec.6.3 D-F.F.,The transparent data flip-flop,D,R,Enable,G1,G2,Q,Q,S,R,D Q En Q,（a） （b) 图6.3.5 （a）. 门控D锁 （b）.门控D-锁的电路符号,门控D锁和D触发器,3.强调Enable行为的D锁设计 如果D锁存器要求强调在enable信号控制下工作， D的输入才被 传送到输出。图6.9.5中D表示出它的输入，D取决于控制信号 Enable（C）。
