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1、触发器的电路结构与动作特点 触发器逻辑功能及其描述方法,教学内容,第 五章 触 发 器,教学要求,一.重点掌握的内容： 1.触发器的特点，现态和次态的概念。触发器逻辑功能的表示方法。 2.触发器的结构形式及其动作特点。 3.触发器在逻辑功能上的类型及各自的功能特点和逻辑功能表示形式。,二.一般掌握的内容： 1.触发器的电路结构形式和逻辑功能的关系。 2.常用集成电路触发器逻辑符号、功能特点及异步置位、复位端的作用。,在数字系统中，除了广泛使用逻辑门部件输出信号，还常常需要记忆和保存这些二进制数码信息，这就要用到另一个数字逻辑部件：触发器。 数字电路中，将能够存储一位二进制信息的逻辑电路称为触发
2、器（FlipFlop）。它是构成时序逻辑电路的基本单元。,5.1 概述,一、触发器,特点：（）有两个稳定的状态：和。 （）在适当输入信号作用下，可从一种状态翻转到另一种 状态； 在输入信号取消后，能将获得的新状态保存下来。,二、触发器的现态、次态和时序的概念,现态：输入信号作用的t 时刻，触发器所处的状态，用表示 。 次态： t 时刻输入信号作用后，触发器获得的新状态，用* 表示。,时序：在输入信号作用下，触发器状态更新和演化过程的时间序列。,三、触发器逻辑功能描述方法,逻辑电路实现触发器逻辑功能的电路。,特性表又称功能表，用来反映触发器输出状态的变化规律。,特性方程又称状态方程，反映触发器输
3、出状态变化的函数式。,状态转换图反映触发器“0”和“1”两种状态之间转换及条件的图形。,时序图又称输出状态演化时序波形图，类似组合逻辑电路的波形图。,四、触发器分类,按结构可分为,SR锁存器,边沿触发触发器,电平触发的触发器,脉冲触发的触发器,按逻辑功能可分为,SR触发器,JK触发器,D触发器,T和T触发器,特性方程又称状态方程，反映触发器输出状态变化的函数式。,5.2 SR锁存器,1.或非门构成,（基本RS触发器）,0,0,1,1,1,1,0,0,SD Set 直接置位端 (置1端）,RD Reset 直接复位端 (置0端）,或非门组成的基本RS触发器的特性表,0,0,1,0,0,1,！,Q
4、=Q=0,这既不是定义的1状态，也不是定义的0状态。当SD、RD同时回到0以后无法断定锁存器回到1状态还是0状态。,基本RS触发器是构成各种功能触发器的基本单元，所以称为基本触发器。它可以用两个与非门或两个或非门交叉耦合构成。,在SD=1信号消失以后（即SD回到0），由于Q端的高电平接回到G2的另一个输入端，因而电路的1态保持不变,与SD端状态相同,在RD=1信号消失以后，电路保持0态不变,若触发器原为1态，欲使之变为0态，必须将RD端的电平10，SD端的电平0，这里所加的输入信号称为触发信号，由它们导致的转换过程称为翻转。,S,特性方程：,RQ,已知或非门构成的基本RS触发器输入波形，试画出
5、输出Q和Q的波形。,触发器的特性方程，是指触发器输出状态的次态Q*与现态Q及输入之间的逻辑关系表达式。触发器现态Q既是触发器现在的输出状态，又同时与输入信号共同决定着触发器的下一个输出状态: 次态Q*。所以，特性方程实际上是以触发器的输入及现态作变量，输出次态为函数的逻辑方程。,0,0, , ,出现非定义的Q=Q=0状态,当RD和SD同时回到低电平以后锁存器的状态难以确定,约束条件 不能同时为1,2.与非门构成,0,0,1,1,1,0,1,0,与非门组成的基本RS触发器的特性表,1,1,0,0,1,1,0,0,！,出现非定义的Q=Q=1状态，当SD、RD同时回到高电平以后锁存器的状态难以确定。
6、,这个电路是以低电平作为输入信号的，所以用SD和RD分别表示置1输入和置0输入。,表示用低电平作输入信号，或者低电平有效,置1输入端,置0输入端,基本RS触发器动作特点:,输入信号在全部作用时间内都直接改变输出端Q和Q的状态。,例.,由于SD首先回到了高电平，所以锁存器的次态仍是可以确定的。,基本 RS 触发器的两种形式:,特性表,Q,1,1,1,0,1,0,1,0,不定,0,0,Q*,SD,RD,不定,1,1,0,0,1,1,1,0,Q,0,0,Q*,SD,RD,Q,Q,SD,RD,S,R,Q,Q,SD,RD,S,R,逻辑符号,置 0、置1 信号低电平有效,置 0、置1 信号高电平有效,弄清
7、输入信号是低电平有效（左图，与非门构成）还是高电平有效（右图，或非门构成）。,增加一个控制端，引入同步信号，使触发器只在同步信号到达时，触发器的状态随输入变化。称这个同步信号为时钟信号。,1.电平触发SR触发器,（同步触发器）,电平触发SR触发器的特性表,特性方程,RS锁存器,输入控制电路,约束条件,R、S同时由1变为0，或者S=R=1时CLK回到0，触发器的次态将无法确定。,表示CLK是编号为1的一个控制信号,表示受C1控制的两个输入信号,当CP脉冲为低电平时，G3，G4与非门各有一个输入为CP，其输出均为高电平，即由G1，G2两个与非门构成的基本RS触发器的状态Q（G1门的输出端）保持不变
8、，同步RS触发器不动作。即时钟 CP=0 输入端S、R被封锁，SD = RD =1，Q保持不变。,当CP脉冲为高电平时，G3，G4与非门的一个输入端为高电平，相当于非门，输入端R、S通过反相后作用在基本RS触发器上。即时钟 CP=1 ， 输入端S、R变化引起Q、Q变化。,同步RS触发器的时钟脉冲CP只控制触发器的状态允许变化的时间，触发器的状态究竟变成0或1，还是不变是由输入端R、S决定的。,没有小圆圈表示CLK以高电平作为有效信号，否则表示CLK以低电平作为有效信号,实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端 。,时钟信号（
9、CP 即 Clock Pulse），是一串周期和脉宽一定的矩形脉冲。,5.3 电平触发的触发器,只要在SD或RD加入低电平，即可立即将触发器置1或置0，而不受时钟信号和输入信号的控制。,在某些应用场合，有时需要再CLK的有效电平到达之前预先将触发器置成指定的状态，为此，在实用的电路上往往还设置有异步置1输入端SD和异步置0输入端RD。,异步置位端 （低电平有效）,异步复位端 （低电平有效）,用SD或RD将触发器置位或复位应当在CLK=0的状态下进行，否则在SD或RD返回高电平以后预置的状态不一定能保存下来。,触发器在时钟信号控制下正常工作时应处于高电平,解：,例. 试对应输入波形画出下图中 Q
10、 端波形。,初始状 态未知,VCC,在CP1的全部时间里，输入信号的变化都直接改变输出端Q和Q的状态; CP=1时，若输入信号多次发生变化，则触发器状态多次发生翻转，因此其抗干扰能力差，如S信号有一个小干扰（正脉冲），则Q翻转为1状态，不能保持0状态； 在CP为1期间出现的多次翻转现象称为空翻，是时序电路的一种险象; CP =0期间输出状态保持不变。,电平触发方式的动作特点:,CP = 1期间内输入信号多次发生变化，则触发器也会多次翻转。,解：,例：已知触发器的输入信号如图所示，试画出输入端的电压波形。设触发器的初始状态为Q = 0。,不变,不变,2. D锁存器,特性方程：Q*=D,为适应需要
11、改成单端输入信号,特点：Q* 跟随 D 信号,解：,例. 试对应输入波形画出下图中 Q 端波形(设触发器初始状态为 0)。,在 CP = 1 期间发生空翻,空翻可导致电路工作失控。,1.主从SR触发器,（主从触发器）,为了提高触发器工作的可靠性，希望在每个CLK周期里输出的状态只能改变一次，在电平触发的触发器基础上又设计出了脉冲触发的触发器。,1,0,1,1,给主从触发器提供反相的时钟信号，使它们在不同的时段交替工作。,0,1,1,1,特性方程,CLK下降沿到来时有效,5.4 脉冲触发的触发器,1.主从SR触发器,（主从触发器）,1,0,1,1,特性方程,CLK下降沿到来时有效,5.4 脉冲触
12、发的触发器,例,2.主从JK触发器,主从JK触发器没有约束,J=1 K=0时，CLK1期间主触发器置1； CLK下降沿到达时，从触发器置1，Q*=1。,1,1,J=0 K=1时，CLK1期间主触发器置0； CLK下降沿到达时，从触发器置0，Q*=0。,0,0,J=0 K=0时，触发器保持原来状态不变， Q*=Q。,J=1 K=1时， Q=0,G7 输出0，主触发器置1，CLK,Q*=1； Q=1,G8 输出0，主触发器置0，CLK,Q*=0。,CP = 1 期间，主触发器接收输入信号；CP = 0 期间，主触发器保持 CP 下降沿之前状态不变，而从触发器接受主触发器状态。因此，主从触发器的状态
13、只能在 CP 下降沿时刻翻转。这种触发方式称为主从触发式。,S,R,列出真值表,具有多输入端的主从JK触发器,J1和J2是与的关系,K1和K2是与的关系,在CP 有效,集成主从JK触发器,例,脉冲触发方式的动作特点:,触发器翻转分两步动作：第一步，在 CLK1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端Q和Q的状态改变发生在CLK下降沿。 在CLK=1的全部时间里输入信号都将对主触发器起控制作用。,一次变化现象：,在Q=0时，J端出现正向干扰，在Q=1时，K端出现正向干扰，触发器的状态只能根据输入端的信号（正向干扰
14、信号）改变一次的现象称为一次变化现象。,一次变化现象降低了主从JK触发器的抗干扰能力。,主从JK触发器在使用时要求J、K信号在CLK上升沿前加入， CLK=1期间保持不变，CLK下降沿时触发器状态发生改变。,例、,0,Q=1,J=0,K=1,主触发器被置0；虽然CLK下降沿到达时又回到K=0,但从触发器输出Q*=0.,Q=0，J=K=1,主触发器被置1，虽然CLK下降沿到达时又回到J=0,从触发器保持输出Q*=1。,为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK信号的下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这
15、一设想，人们相继研制成了各种边沿触发的触发器电路。 边沿触发器特点：触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。 目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。,实际的CMOS边沿触发D触发器,CP由低电平眺变到高电平, FF1保持原态, FF2选通,Q=Q1。,1.用两个电平触发D触发器组成的边沿触发器,CP 触发的边沿 D 触发器,D锁存器,D锁存器,当CP=0时,FF1被选通,Q1=D, FF2保持原态;,表示边沿触发方式,利用CMOS传输门的边沿触发器,0,1,0,0,1,0,1,0,1,0,1,D,D,1,0,1,1,0,1,0,1,0,1,0,D,D,D,CP=0期间，门TG2、TG3被封锁呈现高阻态，TG3阻断了触发信号D的传输，门TG1、TG4传输工作，TG4与自已的非门构成闭路，使D触发器输出状态保持不变，即 Q*=Q。,CP时刻，CP=0使门TG2、TG3呈现高阻态，门TG1、TG4传输工作。门TG3阻断D的传输，TG4使D触发器状态保持；之后，CP=1使门TG1、TG4 呈现高阻
