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1、1,电子工程学院 赵明华 E-mail: TEL:028-61830310,微处理器系统结构与 嵌入式系统设计,第六章 输入/输出接口,6学时,2,第六章 输入输出接口,6.1 输入/输出接口基础（掌握） 输入/输出接口功能与结构 输入/输出端口编址 6.2 接口地址译码（掌握） 6.3 接口信息传输方式（掌握） 程序查询传输方式 程序中断传输方式 直接存储器访问(DMA)方式 通道方式 6.4 并行接口（掌握） 无握手信号并行接口 带握手信号的并行接口 可编程并行接口 6.5 串行接口（理解） 同步串行接口 异步串行接口,3,6.1 输入/输出接口基础,接口的概念：计算机外部设备与计算机主
2、机之间的硬件电路和驱动程序,作用：信息存储,操作模式：字节的整数倍,器件种类：少,速度时序：CPU相当、匹配,作用：与外设间的信息交换,操作模式：位、字节、多字节,器件种类：多,速度时序：差异很大、时序不同,4,简单I/O接口框图,与CPU相关的：数据口线、I/O选择（地址线）、I/O读写 与外设相关的：数据寄存器、控制寄存器、状态寄存器-端口 接口与端口是两个不同的概念。端口是指接口电路中的一些寄存器，这些寄存器分别存放数据信息、控制信息、状态信息，与其相对应的分别是数据端口、控制端口、和状态端口。 若干端口加上相应的控制逻辑才能组成接口。,5,接口分类,并行接口：一次传输多个数据位,串行接
3、口：一次只有一位数据,传输方式,同步接口：总线相连，并同步传输,异步接口：无共同的基准时钟,时序控制方式,程序查询方式：程序的执行实现,程序中断方式：传输时由中断请求信号触发,存储器直接存取访问方式（DMA）,通道控制器，I/O处理机,传输控制方式,外围接口：与外设无关，是系统的一部分,外设接口：用于连接外设的接口,工作对象,6,接口功能,设备选择：译码选择设备、端口 数据收发和格式转换：读/写，串/并、并/串 接收解释执行CPU的命令：控制信号的实现 外设状态接收并转发给CPU：状态端口 支持查询、中断、DMA等多种传输控制方式 提供缓冲、暂存、驱动能力：信号驱动 错误检测功能：奇偶校验 复
4、位,7,归纳：接口结构,接口主要功能 设备选择、数据缓冲 信号转换、联络控制 可编程/可配置/可重构 接口硬件结构 存储器接口、外设接口 接口技术组成 硬件：地址译码、读写控制、总线缓冲 软件：驱动程序（初始化、传送控制、结束控制等）,8,6.1.2 端口编址,特点：系统视端口和存储单元为不同的对象。 优点：系统中存储单元和I/O端口的数量可达到最大。 缺点：需专门信号来指示系统地址线上出现的是存储单元地址还是端口地址；专用的端口操作指令比较单一；,独立编址(INTEL),9,存储器和I/O 端口分开编址！,独立端口编址总线结构,10,I/O地址映射方式2：存储器映像编址（统一编址） （如Fr
5、eescale的系列芯片）,特点：将端口看作存储单元，仅以地址范围的不同来区分两者。 优点：对端口的操作和对存储单元的操作完全一样，因此系统简单，并且对端口操作的指令种类较多。 缺点：CPU对存储单元的实际寻址空间小于其最大寻址空间。,11,统一编址总线结构,12,6.2 接口地址译码,全译码 全部高位地址线都参与译码形成片选信号 部分译码 只有部分高位地址线参与译码形成片选信号 线译码 每组芯片使用一根地址线作片选,13,两级地址译码方案,读/写控制信号、数据宽度指示信号、传送方式指示信号，等,14,全译码电路,用门电路完成片选译码，电路结构看起来比较复杂。,15,高位地址的一部分地址进行译
6、码产生片选信号。最高段地址信号（ A19A15 ）不参与片选译码，即可为任何值,部分译码法,思考：试写出各芯片占用的地址空间?,16,4个片选信号必须使用4根地址线，电路结构简单，缺点是： 系统必须保证A16A13不能同时为有效低电平； 同部分译码法一样，因为最高段地址信号（ A19 A15 ） 不参与译码，也存在地址重叠问题；,思考：试写出各芯片占用的地址空间。,线选法,17,三种译码方式的比较,全译码 系统所有地址线全部都应该参与译码： 低段地址线应直接接在模块上，寻址模块内单元； 中段地址线译码后产生片选信号区分不同模块； 高段地址线可用作片选信号有效的使能控制； 部分译码 高段地址信号
7、不参与译码，会造成地址空间的重叠及不连续。 线译码 电路结构简单，但系统必须保证参与片选的地址线不能同时为有效电平； 同部分译码法一样，因为有地址信号不参与译码，也存在地址重叠及不连续的问题；,18,19,例6.2 用逻辑门和74LS138设计一个系统接口芯片的I/O端口地址译码电路(设地址线为16位,端口地址从0000H开始). 接口芯片数为7个, 每个接口芯片内部的端口地址数为32个.(p185),片内地址线 低位地址线,片选地址线 高位地址线,6.3 接口信息传输方式,外设数据变化缓慢，始终处于就绪状态,如开关或LED 接口结构简单（通常只需要数据端口），适用面较窄,6.3.1 程序查询
8、传输方式（通过程序指令对I/O接口进行操作）,20,直接对外设进行数据传输,条件程序控制（程序查询）接口,程序查询方式控制的外设接口在硬件上至少具备状态端口和数据端口。 软件上，完成查询控制的程序流程如下： 从状态口读取状态字； 根据约定的状态字格式，判断外设是否就绪； 若外设未准备好，重复前两步，直至就绪； Cpu执行输入/输出指令，从数据口读/写数据； 使状态字复位，为下次数据传输做准备。,条件程序控制（程序查询）接口,输 入 设 备,输入选通,DB（数据、状态）,输 出 设 备,输出选通,DB（数据、状态）,BUSY(1bit),接口避免了对端口的“盲读”、“盲写” ，数据传送的可靠性高
9、，且硬件接口相对简单。,外设应具有必要的联络（握手）信号如READY、ACK等；,缺点是CPU工作效率低，I/O响应速度慢；在有多个外设的系统中，CPU的查询顺序由外设的优先级确定，实时性差。,22,触发器,触发器,程序查询方式的打印机接口,状态位为0，则表明先前送出的数据已被打印，可以再送下一个数据；若状态位为1，则表明先前送出的数据还没打印，就不能再送数据出去,23,6.3.2 程序中断控制接口,数据缓冲,控制端口,外 设,INTR,中断控制方式的接口避免了CPU 反复低效率的查询，适用于CPU任务繁忙、而数据传送不太频繁的系统中。,外设应具有必要的联络握手信号（如READY）作为中断请求
10、信号；,中断可被响应的条件： 中断请求触发器置位； 中断屏蔽触发器清零； CPU内部开放中断； CPU未处理更高级中断； CPU现行指令执行完；,优先级排队,why？,24,什么是中断,硬件层面：“中断”是外设给出的信号，它告诉微处理器已发生了某种需要特别处理的事件，需要去处理或为其服务 软件层面：中断，是指CPU在执行正常程序时，为处理一些紧急发生的情况，暂时中止当前程序，转而对该紧急事件进行处理，并在处理完后返回正常程序的过程,25,CPU正常执行程序,CPU正常执行程序,非预料事件是指事件发生的时间无法预知，即中断源何时产生中断不确定，是随机的。,中断源产生中断的随机性，使中断服务程序的
11、执行也具有随机性，即何时执行中断服务程序不是在程序中安排好的。,中断的随机性、不可预料性,中断系统是微机中实现中断功能的各种软、硬件的总称 中断系统一般包括CPU内部相应的中断逻辑、接口中的中断控制电路及各类中断服务子程序,26,中断的相关概念,中断源：引起中断的原因，或能够发出中断请求信号的外设,27,中断向量：中断向量即中断服务子程序的入口地址，也就是中断服务子程序的第一条指令的地址在存储器中的存放位置 中断优先级：在系统中多个中断源可能同时提出中断请求时，需要按中断的轻重缓急给每个中断源指定一个优先级别 断点:是指CPU执行的现行程序被中断时的下一条指令的地址，又称断点地址,中断的相关概
12、念,28,、 、 、 、 、 MOV AX, 0 ADD AX, DX MOV DI , AX 、 、 、 、 、 PUSH AX 、 、 IRET,地址1000:150H为断点,断点概念,29,中断系统相关概念,中断现场:是指CPU转去执行中断服务程序前的运行状态，包括CPU内部各寄存器、断点地址等。【堆栈】,中断嵌套：当CPU正在进行某一级别中断源的中断处理时，若有更高级别的新中断源发出请求，且新中断源满足响应条件，则CPU应中止当前的中断服务程序，保护此程序的断点和现场，转而响应更高级中断。这种多级（重）中断的处理方式称为“嵌套”。,30,中断嵌套过程示意图,31,中断嵌套必须具备的几个
13、条件,正处于响应状态的中断服务程序中，应开放总中断（IF位置1） 新中断应具有比原中断有高的优先级；同级或低级均不能嵌套 为保护各级中断服务程序的数据不被破坏，所有服务程序中均应有保护现场、恢复现场的指令 每个中断服务程序末尾必须有IRET指令以示结束，从而返回被中断的程序地址处,32,中断系统相关概念,中断屏蔽：在某些情况下，CPU可能不对中断请求信号作出响应或处理，这就是中断屏蔽。 屏蔽情况 中断屏蔽标志IF 接口电路中的中断屏蔽寄存器 系统在处理优先级别较高的中断请求时，不会理睬后来的级别较低的中断请求 。,33,中断处理过程,中断检测 CPU内部硬件自动完成 中断判优 是否已有中断，哪
14、个优先级更高 中断响应 CPU内部硬件自动完成 中断处理 执行中断服务子程序。中断服务是根据用户自行编制的指令顺序完成各项操作的。 中断返回,34,中断系统的功能,一、实现中断及返回 中断源发出中断请求，CPU决定是否响应，若响应，则保护断点和现场，转入相应中断服务程序，中断服务结束后，恢复现场和断点，继续执行原程序。,35,中断系统的功能,二、能实现优先权排队 按各中断请求的重要程度排列CPU响应的次序称为中断优先级。 即同时有多个中断请求到来时，CPU会首先响应和处理优先级别最高的中断请求。 中断优先级的实现可以用软件或硬件设置,36,中断的软件判优法,至CPU的INTR引脚,设备优先级由
15、软件查询流程确定。 先查询的优先级别更高！,37,中断优先权编码电路,至CPU的INTR引脚,优先权失效信号,设备优先级由编码器连接方式确定。,38,设备优先级由链式电路连接顺序确定。,菊花链式排队电路,39,接口的程序中断方式,40,中断请求信号INT,允许中断,6.3.3 直接存储器访问（DMA）方式,程序查询传送方式的特点 电路简单 不能实时响应 适用于简单的无实时性要求的场合 需要CPU参与 程序中断传送方式的特点 实时响应，需要中断控制电路 适用于传输数据量较少，而要求实时性较高的场合 需要CPU参与 DMA方式 解决一次性传输大量数据 一般用于主存与I/O之间，CPU不参与传输而运
16、行其他程序,41,DMA控制器结构,外设申请DMA操作,总线响应DMA,42,传输数据量,存储器读写,传输时主存储器初始地址,DMAC状态信息,DMAC具备的功能,向CPU发出总线请求信号HOLD。 当CPU允许出让总线控制权时，能够接收CPU发出的总线应答信号HLDA，并接管总线进入DMA方式。 具有寻址功能，对存储器及I/O寻址并修改地址指针。 具有控制逻辑，能发出读/写控制信号。 决定传输的字节数，并判断DMA是否结束。 发出DMA结束信号，交出总线权，使CPU恢复正常工作状态,43,DMA传送过程,I/O,DMA请求,DMAC,总线请求,CPU,总线响应,DMA响应,可在I/O设备和存储器之间直接传送数据。 传送时，源和目的均直接由硬件指定。 传输的数据块长度需要指定，计数由硬件自动进行。 在一批数据传输完成后，一般通过中
