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1、EDA技术应用项目课件,项目五 2.5分频器的原理图输入设计,一、项目描述,分频器是数字逻辑电路中常用的电路。分频器用于将较高频率的时钟脉冲分频得到频率较低的时钟脉冲。 分频器根据分频系数不同，可分为整数分频器（如2分频、3分频等）和分数分频器（如2.5分频器、3.75分频器等） 设计一个2.5分频器。,1. 项目任务,一、项目描述,2. 项目目标,三、项目分析,1.系统原理分析,(其中N=3),三、项目分析,2.硬件电路设计,2.5分频器完全由CPLD内部电路实现 CP连接到外部时钟，clr连接到按键开关、3位输出连接到LED上。 硬件电路：,三、项目分析,3.软件设计思路,先用JK触发器设
2、计模3计数器（可直接利用前续项目原理图文件生成图元），再用D触发器设计2分频器，再按照电路结构图，完成2.5分频器的设计。 逻辑电路图：,四、项目实施,微机一台（Windows XP系统、安装好Quartus 5.0等相关软件） EDA学习开发板一块 USB电源线一条 ISP下载线一条。,硬件平台准备,四、项目实施1. Quartus 原理图设计,(1) 创建工程,在D:alteraQuartus50exampleFreqdivider下建立项目Freqdivider 选择EPM240T100C5作为目标器件,四、项目实施1. Quartus 原理图设计,(2) 建编辑原理图设计文件,新建原理
3、图文件counter_3.bdf。 放置元件，调整元件位置。,四、项目实施1. Quartus 原理图设计,完成连线、并重新命名管脚,四、项目实施1. Quartus 原理图设计,(3) 项目编译,分析综合 点击Quartus 软件工具条上的快捷按钮 ，对分频器工程进行分析综合。 引脚分配 完成分频器的分析综合过程，得到工程的数据库文件以后，需要给分频器的输入输出引脚进行引脚分配。 全编译 选择ProcessingStart Compilation启动全编译过程。,四、项目实施1. Quartus 原理图设计,(4) 仿真验证,创建一个仿真波形文件,添加仿真节点,四、项目实施1. Quartu
4、s 原理图设计,编辑输入信号，添加时钟波形,四、项目实施1. Quartus 原理图设计,执行仿真，观察波形仿真结果,四、项目实施1. Quartus 原理图设计,(5)完成器件编程,四、项目实施,2.硬件电路调试及排故,电路调试： 将外部时钟输入调至1Hz，按下清零键CLR，观察3个LED的亮灭是否符合分频器要求。 故障分析及排除： 1完成器件编程后，如按下CLR键不起作用，可检查CLR端的管脚分配是否正确。 2分频器始终无反应。出现这种情况，应该考虑管脚没有分配好，或者分配了管脚，但是没有重新编译。 3LED亮灭变化过快或过慢，应该考虑外部时钟输入是否调至1Hz。,五、项目评价与总结提高,1.项目评价标准,五、项目评价与总结提高,2.项目总结,分频器属于时序逻辑电路，在进行原理图设计时，可以采用一般的时序逻辑电路设计方法利用触发器和门电路来进行设计。,3.拓展与提高,采用原理图输入方式，选用JK触发器设计模5同步减法分频器。 采用原理图输入方式，选用JK触发器设计4位单向右移寄存器。 采用原理图输入方式，选用D触发器设计3位数码寄存器。,谢谢观赏,谢谢观赏,
