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1、1,第10章 存储器接口,ROM (只读存储器): 存放系统软件和永久性系统数据 EEPROM:快闪存储器 RAM (随机存取存取器，即读/写存储器): 存放临时数据和应用软件 SRAM: 静态随机存取存储器 DRAM: 动态随机存取存储器 将不同地址范围的存储器与8位、16位和32位数据总线接口,2,存储器引脚,地址线 数据输出或数据输入/输出 片选 选择一次读操作或写操作的控制输入,3,4,地址线,地址输入几乎总是被标为从A0到An,这里的n可为任意值,但总是比地址线的总数小1。 1KB: 其首地址为10000H, 最后一个单元地址103FFH 4KB: 其首地址为14000H,最后一个单
2、元地址14FFFH 64KB:其首地址为30000H,最后一个单元地址3FFFFH 一个1M存储器包含100000H存储单元,5,数据线,所有存储器件都有一组数据输出引脚或数据输入/输出引脚 通过数据线能够输入数据以便存储,也能够提取数据以便读出 对于一个8位宽的存储器件,其上的数据线被标为D0D7。 这意味着存储器件在它的每个存储单元中存储8位数据 存储器有8位、16位、4位或只有1位宽 存储器件的目录表通常给出存储单元数乘以每单元的位数 例如： 1K*8 16k*1 等等,6,选择线,每个存储器件都有一个（有时不止一个）用来选择或允许存储器件 片选 (/CS) 片允许 (/CE) 选择输入
3、(/S) 有效状态(逻辑0)或无效状态(逻辑1) 若存在不止一个/CS线,则所有这些选择线都必须被激活,才可以读或写,7,控制线,ROM 输出允许/OE 或/G是输出选通允许数据从ROM的输出数据线上流出 /OE线允许或禁止一组位于存储器件中的三态缓冲器,在读数据时/OE必须有效 若/OE和选择输入/CS均有效,则输出被允许 若/OE无效,则输出被禁止在高阻抗状态,8,RAM R/W: 只有一个控制输入,只有当器件被选择输入/CS选中时,该控制线选择一次读操作或写操作 /OE: 控制输入,必须有效,才能执行一次存储器读操作 /WE (写允许): 必须有效,才能执行一次存储器写操作 若/WE 和
4、/OE控制输入均无效(逻辑1),数据线处于高阻抗状态,9,ROM存储器,非易失性存储器 ROM: EPROM (可擦除可编程只读存储器) EEPROM (电可擦除可编程ROM),10,11,12,2704: 512*8 2708: 1K*8 2716: 2K*8 2732: 4K*8 2764: 8K*8 27128: 16K*8 27256: 32K*8 27512: 64K*8 271024: 128K*8 每个器件均包含地址线、8个数据线、一个或多个片选输入(/CE)以及一个输出允许线(/OE),13,静态 RAM器件(SRAM),易失性存储器 只要直流电源接通,静态RAM就可以保存数据
5、 RAM是在正常操作下被写入数据的,而ROM是在计算机外被编程,且一般只能读出数据,14,15,16,动态RAM存储器 (DRAM),它在一个集成电容上仅将数据保留2ms或4ms的时间 2ms或4ms之后DRAM中的内容必须全部刷新 在DRAM中,通过2ms或4ms的间隔时间内读256次,存储器的整个内容被刷新 多路复用地址输入 列地址选通(/CAS) 行地址选通 (/RAS),17,18,TMS4464 64k*4: 存储256K位数据 8 个地址引脚: 首先,A0-A7被置于地址线上, 由/RAS选通进入一个内部的行锁存器作为行地址 然后,A8-A15被置于同样的8条地址线上,由/CAS选
6、通进入一个内部的列锁存器作为列地址 保持在这些内部锁存器中的16位地址寻址4位存储单元中的内容,19,20,21,地址译码,通常,存储器件与微处理器的地址码不一样 8088 CPU: A0-A19 2716 EPROM: A0-A10 当存储器件与微处理器相连,有必要对微处理器发送来的地址进行译码,22,译码的地址范围是：1111 1111 1XXX XXXX XXXX 或 从1111 1111 1000 0000 0000= FF800H 到1111 1111 1111 1111 1111= FFFFFH,23,3-8线译码器 (74LS138),24,25,在任何时候8个输出中只有一个会变
7、成低电平 为使译码器的任一输出变为低电平,3个允许输入 (/G2A, /G2B和G1)均必须有效 /G2A和/G2B输入必须都为低电平(逻辑0),G1必须为高电平(逻辑1) 一旦74LS138 被允许,地址输入(C,B和A)就选择某一个输出引脚变低,26,译码电路示例,译码器74LS138输出连接到8个不同的2764 EPROM 存储器件上 译码器选择了8个8KB的存储体,总的存储器容量为64KB 改图还描述了每一个存储器件的地址范围,以及与存储器件的公共连线,27,28,8088的所有地址线都连接到这个电路上 译码器的输出连到EPROM的/CE输入 来自8088的/RD信号连到EPROM的/
8、OE输入 在此电路中,一个3输入与非门连接到地址位A19-A17,29,1111 XXXX XXXX XXXX XXXX 或 1111 0000 0000 0000 0000= F0000H 到 1111 1111 1111 1111 1111= FFFFFH,30,双2-4线译码器 74LS139,31,PROM地址译码器,地址译码器82S147, 512*8 PROM,必须用正确的二进制位模式编程来选择8个EPROM存储芯片 PROM有10个输入端和8个输出端 其本身有9个地址输入,选择512个内部8位存储单元中的一个 由于PROM的所有单元被编程为逻辑1,所以512个单元中只有8个必须被
9、编程,32,33,34,PLD可编程译码器,等式: + 表示或运算, * 表示与运算 参见图10-18,10-19,35,TTTLE Address Decoder PATTERN Test 1 REVISION A AUTHOR Barry B. Brey COMPANY BreyCo DATE 6/6/99 CHIP DECODER1 PAL16L8 ;Pins 1 2 3 4 5 6 7 8 9 10 A19 A18 A17 A16 A15 A14 A13 NC NC GND ;Pins 11 12 13 14 15 16 17 18 19 20 NC 08 07 06 05 04 03
10、 02 01 VCC EQUATIONS /01= A19*A18*A17*A16*/A15*/A14*/A13 /02= A19*A18*A17*A16*/A15*/A14*A13 /03= A19*A18*A17*A16*/A15*A14*/A13 /04= A19*A18*A17*A16*/A15*A14*A13 /05= A19*A18*A17*A16*A15*/A14*/A13 /06= A19*A18*A17*A16*A15*/A14*A13 /07= A19*A18*A17*A16*A15*A14*/A13 /08= A19*A18*A17*A16*A15*A14*A13,36,
11、图10-19中的GAL22V10C的 VHDL 描述 library ieee use ieee.std_logic_1164.all entity DECODER_10-19 is port( A19,A18,A17,MIO: in STD_LOGIC; ROM,RAM,AX19: out STD_LOGIC; ); end; architecture V1 of DECODER_10_19 is begin ROM=A19 or A18 or A17 or MIO; RAM=not(A18 and A17 and (not MIO); AX19=not A19; end V1,37,Int
12、er微处理器存储器接口,8088和80188有8位数据总线接口 8086, 80186, 80286和80386SX有16位数据总线接口 80386DX和80486有32数据总线接口 Pentium, Pentium Pro和Pentium 4有64位数据总线接口,38,8088和 80188 (8位)存储器接口,在最小模式中,IO/M 信号与/RD组合,产生/MRDC信号; IO/M 信号与/WR组合,产生/MWTC信号 最大模式中这些控制信号在8288总线控制器内产生 在最小模式中,存储器将8088/80186看成具有20条地址线(A19-A0), 8 条数据总线(AD7-AD0) 及控制
13、信号 IO/M, /RD和/WR器件 在本节中使用了最小模式配置,39,将 EPROM与 8088接口,讨论等待状态和允许译码器的IO/M信号的使用 当8088工作在5 MHz时钟下时,它允许存储器在460ns 的时间内存取数据 EPROM的存储器存取时间为450ns 译码器74LS138增加了延迟时间12ns 总之,必须增加一个与非门来产生一个信号以允许译码器,并用该信号触发产生等待状态(增加200ns),40,图10-20 描述了一个8088/80188 微处理器是如何与8个2732 EPROM(4K*8)存储器相连的,41,42,将 RAM与 8088接口,在图10-21中,16个622
14、56,即32K*8静态RAM与8088接口,从存储单元0000H开始 两个译码器来选择16个不同的RAM存储器件,第3个译码器用来选择其他译码器,使之选择适当的存储器端 16个32K的RAM覆盖存储器00000H7FFFFH单元,总容量为512KB,43,与快闪存储器接口,图10-22描述了与8088微处理器接口的28F400快闪存储器 28F400即可作为512k*8存储器件(/BYTE= 0), 又可作为256K*16存储器件(/BYTE= 1) 当工作于字节模式时,引脚DQ15的功能是作为最低有效地址输入位 引脚Vpp与12V相连 译码器74LS139使用地址线A19和IO/M作为输入
15、A19信号选择快闪存储器作为80000HFFFFFH单元的存储区,IO/M用来允许译码器,44,奇偶校验用于存储器错误检测,奇偶校验计算数据中1的个数,并指明它是偶数还是奇数 74AS280奇偶发生器/检测器集成电路。此电路有9个输入,为置于其输入上的9位数产生偶校验或奇校验,45,46,参见图10-24 一个64K8静态RAM系统,它使用了两个62256, 32K8 SRAM器件存储数据,并有奇偶产生和检测电路 74AS280产生一个奇偶检验位存储于6287(64K1)的 SRAM中 8位数据总线与奇偶发生器(U6)的输入AH相连,输入I接地 如果有偶数个1出现在数据总线中,则一个1(在偶输
16、出端)被存储到奇偶检验RAM中 如果有奇数个1出现在数据总线中,则一个0被存储到奇偶检验RAM中,47,当从存储器中读出数据时,每个数据与74AS280 (U7)相连,以检查其奇偶性 输入AH与数据RAM的输出相连,输入I与奇偶检验RAM相连 如果是奇校验,且每个数都正确,则74AS280 (U7) 的偶校验输出为逻辑0 否则, 74AS280 (U7)的偶校验输出为逻辑1 奇偶校验输出引脚连接到8088的一个被称为非屏蔽中断(NMI)输入的特殊输入上,48,8086, 80186, 80286和80386SX (16位) 存储器接口,数据总线是16位宽,而8088为8位宽 M/IO /BHE(总线高允许)控制信号 80286/80386SX包含24位地址总线(A23-A0) 80286系统和80386SX微处理器包含控制信号/MRDC 和/MWTC ,而不是/RD和/WR,49,16位总线控制,8086, 80186, 80286和80386SX必须
