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1、西安理工大学 研究生课程论文/研究报告 课程名称： 器件可靠性与失效分析 课程代号： 050114 任课教师： 王彩琳 题 目： CMOS电路结构中的闩锁效应 及其防止措施 完成日期： 2012 年 3 月 15 日 学 科： 电子科学与技术 学 号： 1108090479 姓 名： 孟照伟 成 绩： 2012 年 CMOS电路结构中的闩锁效应 及其防止措施 由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以
2、及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出1。 闩锁效应2(Latchup)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。如何从加工工艺和版图设计上采取措施防止和避免
3、闩锁效应成为至关重要的问题。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1 闩锁效应形成机理 以P阱CMOS反相器为例，分析闩锁效应的产生机理3-4 ，图1是CMOS反相器的剖面图。从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型
4、衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。 图l 带有寄生晶体管的P阱CMOS反相器的截面图 因此我们可以得到寄生可控硅结构的等效电路图，如图2所示: 图2可控硅结构等效电路图 从图2中可以看出，双极晶体管VT2、LT2可以不予考虑，因此可以将该电路进行简化，得到简化的可控硅结构等效电路图，如图3。由寄生部分的等效电路图分析闩锁效应发生的条件。由图3可见寄生电路在LT1和VT1之间形成了一个正反馈回路，在正常情况下，由于Vdd与VSS之间有一个反偏的阱与衬底PN结隔离，只有很小的二极管漏电流在其
5、间流过，不会对反相器正常工作产生影响。但当CMOS集成电路接通电源后，如果在A点有电流注入，会使节点电压VA上升，即NPN管VT1的VBE增大，当VBE增大到一定程度时(0.7V)，纵向NPN晶体管VTl会导通而进入放大区，导致|IC1|增大，故使得VB下降，VB下降则LTl的VBE也增大，导致|IC1|增大，最终导致VA进一步上升，一旦LTl和VT1之间形成的正反馈回路增益大于或等于1，上述过程将持续下去，直至两个晶体管完全导通，在Vdd与VSS之间产生很大的电流。此时，即使A点的注入电流消失，Vdd与VSS之间的电流仍然存在，这就是闩锁效应的形成过程。 图3简化的可控硅结构等效电路 2 产
6、生闩锁的必要条件 CMOS电路中的寄生双极型晶体管部分出现闩锁 ,必须满足以下几个条件5: (1)电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1。 (2)触发条件使之一个晶体管处于正向偏置，并产生足够大的集电极电流使另一寄生晶体管也处于正向偏置而导通。 (3)偏置电源及其有关的电路必须能够提供至少等于PNPN结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。 3 闩锁效应的防止技术 从以上分析可知，只要破坏了产生闩锁的三个条件，就能有效地避免电路发生闩锁减少串联电阻RS及RW，降低寄生三极管的电流增益可有效地提高抗闩锁能力。必须从版图设计、工艺等方面
7、采取各种措施以消除闩锁的发生。 3.1 版图上防止闩锁效应 3.1.1 加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻6。 采用接衬底的环形VDD电源线，并尽可能将衬底背面接VDD增加电源VDD和VSS接触孔，并加大接触面积对每一个接VDD的孔都要在相邻的阱中配以对应的VSS接触孔，以便增加并行的电流通路尽量使VDD和VSS的接触孔的长边相互平行。接VDD的孔尽可能安排得离阱远些接VSS的孔尽可能安排在P阱的所有边上。 3.1.2 增大基区宽度 晶体管的电流增益的表达式为7: 上两式中，Wb曲基区宽度，L为扩散长度，D为扩散系数，r为载流子寿命增大基区宽度，可以有效地降低电流
8、增益。尽可能使P阱和PMOS管的P+区离得远一些。例如，输出级的NMOS、PMOS放在压焊块两侧，可大大减小PNP的电流增益。 3.1.3 采用保护环 由产生闩锁效应的基本条件可知，减小电阻RS和RW，降低寄生三极管的电流放大倍数，可有效提高抗闩锁的能力。因此，可以通过在版图设计中引用保护环技术8来实现减小衬底电阻RS阱区电阻RW的目的,图4为增加了保护环的反相器剖面图。 图4带保护环的CMOS结构 从图中看出所谓保护环即是在N衬底区P沟道器件的周围加上接电源Vdd的N+环；在P阱区N沟道器件的周围加上接VSS的P+环。 3.1.4 采用伪收集极 伪收集极9收集由横向PNP发射极注入的空穴，阻
9、止纵向NPN的基极注入，切断了再生反馈作用形成闩锁的通路，相当于有效地减小了NPN管的电流增益。 3.2 工艺上上防止闩锁效应 抑制发生闩锁的工艺可以分为两类，一类是通过减少载流子向基区的注入，或者减少其向基区的注入。另一类是利用工艺和版图设计相结合使寄生双极晶体管去耦，使得任意时候最多只有一个晶体管导通。减少载流子向基区的注入可以通过以下几种方案实现：(1)通过向硅中掺入金，中子辐照或者内部吸收杂质的方式缩短基区载流子的寿命；(2)在基区内建立减速场来阻碍少数载流子向基区的注入；(3)使用肖特基势垒做源漏极。目前，寄生双极晶体管去耦的工艺方案有以下几种： 3.2.1 外延衬底技术 外延衬底技
10、术10：主要是通过减小衬底电阻RS达到抑制闩锁的目的。普通N型衬底工艺是将整个电路做在一个低掺杂的N-型衬底上，使得衬底电阻RS较大，外延衬底则是采用双层衬底，即在低掺杂的N-型衬底下方还有一层较高掺杂的N+衬底，以此大大减小了衬底电阻RS，增加了闩锁的预防水平。 3.2.2 倒退阱 类似于高注入的衬底，倒退阱可以降低阱的电阻RW，防止纵向的寄生三极管开启。制作倒退阱有多种方法，如埋层的外延层，高能离子注入及反型杂质的注入等。 3.2.3 沟槽隔离 所谓沟槽隔离就是在PN有源区之间形成一个绝缘的槽体，绝缘物质通常为二氧化硅，以此来降低横向三极管的增益，削弱NMOS晶体管和PMOS晶体管之间可能
11、形成的寄生连接，从而起到预防闩锁的作用。槽的深度越深，对闩锁的防治效果就越好。 3.2.4 SOI技术 SOI工艺技术是指在表层与衬底之间加入一层绝缘层，由于有了更高的阻抗，使电子迁移不会传到下层，使电子束或电子本身的迁移速度加快，从而提高了整个芯片的性能，使芯片速度更快、耗电更少、电路密度更高。由于绝缘层的存在，阻断了PNPN放电路径的形成，从根本上避免了闩锁的形成。 3.3电路应用级抗闩锁措施 要特别注意电源跳动，防止电感元件的反向感应电动势或电网噪声窜入CMOS电路，引起CMOS电路瞬时击穿而触发闩锁效应。因此在电源线较长的地方要注意电源退耦，此外还要注意对电火花箝位。 防止寄生晶体管的
12、EB结正偏输入信号不得超过电源电压，如果超过这个范围，应加限流电阻。因为输入信号一旦超过电源电压,就可能使EB结正偏而使电路发生闩锁。输出端不宜接大电容，一般应小于0.01F。 电流限制11。CMOS的功耗很低，所以在设计CMOS系统的电源时，系统实际需要多少电流就供给它多少电流，电源的输出电流能力不要太大。从寄生可控硅的击穿特性中可以看出，如果电源电流小于可控硅的维持电流，那么即使寄生可控硅有触发的机会，也不能维持闩锁。可通过加限流电阻来达到抑制闩锁的目的。 4 结论 综上所述，CMOS电路具有其它电路无法比拟的低功耗的优点，是在VLSI领域最有前途的电路结构。但传统CMOS电路的工艺技术会
13、产生与生俱来的闩锁效应(当然必须满足闩锁形成的三个条件)，从而限制了它的应用。一般可以从版图设计、工艺过程及电路应用等方面采取各种技术措施，尽可能地避免、降低或消除闩锁的形成，从而来提高CMOS电路的可靠性。 参考文献： 【1】谢永瑞VLSI概论M北京；清华大学出版社，2002 【2】R.R. Troutman and M.J.Hargrove,“Transmission Line Modling of Substrate Resistance and CMOS Latch up”,IEEE Trans , Elec ,Dev 1986 ,71. 【3】牛征CMOS电路中的闩锁效应研究【J】电
14、子与封装，2007，3 【4】钱敏等CMOS集成电路抗闩锁策略研究【J】集成电路应用，2005，2 【5】Ohzone T，1wata JTransient latch up characteristics in nwell CMOSJIEEE trans On electron dev，1992.39(8)：18701875 【6】朱正涌半导体集成电路【M】北京：清华大学出版社，2000 【7】M. R. Pinto , and R. W. Dutton ,“Accurate Triggering Condition Analysis for CMOS Latch up”, IEEE , E
15、lectron Dev , Letters ,1985 ,2, 100102. 【8】唐晓峰等CMOS电路抗闩锁研究m微处理机，2009，2 【9】Soliman K，Nichols D KLatch up in CMOS devices from heavy IonsJIEEE trans on nuclear science，1983，30(6)：45144519 【10】艾伦等著，冯军等译CMOS模拟集成电路设计【M】北京：电子工业出版社，2005 【11】J . E. Hall , J . A. Seitchik , L.A. Arledge ,and P.Yang,“An Improved Circuit Model for CMOS Latch up”, IEEE ,Elec ,Dev. Letters , EDL - 6 ,1985 ,7 ,320321.
