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1、基于umc18工艺的SOC Encounter数字版图设计流程 V1.0 2014-02-28 记录：张亮目录一、文件的准备31.1库文件的准备31.2根据设计准备所需文件3二、运行软件3三、版图设计流程43.1 Design_import43.2 Global Net Connection63.3 FloorPlan73.4 Add Power Rings83.5 Add Stripes93.6 Placement Blockage113.7 Placement113.8 IO Filling133.9 Special Route (SRoute)133.10 PreCTS Optimiza
2、tion153.11 Creat clock tree spec163.12 Clock Tree Synthesis183.13 PostCTS Optimization183.14 Trail Routing203.15 Nano Routing213.16 Add Filling223.17 PostRoute Optimization243.18 生成 SDF 时序文件243.19 Verify connectivity243.20 Verify Geometry253.21 Export Files26四、 DRC校验274.1库文件的准备274.2 根据设计准备所需文件284.3
3、修改库文件路径284.4 启动calibre294.5 encourage 打开查看报告29五、 LVS校验315.1库文件的准备315.2 根据设计准备所需文件325.3 生成.spi文件325.4 启动LVS325.5 查看报告32一、文件的准备 1.1库文件的准备 对于SOC Encounter而言，后端设计所需的主要有由Foundry厂所提供的标准单元和I/O Pad的库文件，它包括物理库、时序库，分别以.lef、.tlf（或者.lib）的形式给出，其中I/O Pad的相关库文件只有在做有Pad的版图时才需要。 说明：（1） 这里的时序库文件用的是.lib 文件，如果没有.lib 文件
4、，用.tlf 文件也可以，建议用.lib 文件，信息比较全。（2） 库的网表库（verilog 文件）这里不需要。只在后仿真的时候需要。1.2根据设计准备所需文件 完整的时序电路数字版图设计所包括的文件有：Verilog网单，sdc时序文件，def电源pad声明文件，io 位置说明文件。对该设计包括：Verilog网单：aes_core.vsdc时序文件：safe_all_post.sdc，safe_all.sdc hejian.08工艺库：UMC_018这里分别对其进行简单的说明，本次实验只需用到DC综合后的门级网单。（1）DC综合后的网单文件（.v 格式） 对于有Pad的请况，还需要在网单
5、里面加入输入输出的IO Pad。Pad可以在综合前加入也可以在综合后加入，如果在综合之前加入，综合工具可以优化驱动和负载，需要在综合的时候把时钟信号和Pad设置成不可综合，因为时钟树在布局布线时处理，而Pad没有逻辑功能，仅提供输入输出负载。 （2）时序约束.sdc 文件，由DC产生提供设计的时序约束信息（详细见design_Vision指导用书）。 （3）def文件，此文件对版图中用到的电源Pad和IO Pad进行声明。设计中有Pad时def文件才需要。 （4）IO位置说明文件二、运行软件准备好库文件以及设计文件，就可以进行版图设计了。在自己设定的目录下键入“encounter”命令，运行E
6、ncounter，注意不要加“&”，服务器上的版本不支持后台运行。 准备好DC综合后的门级网单。 三、版图设计流程3.1 Design_import目的：读入设计所需要的库文件和设计文件 菜单操作：Design design import，如下图所示。 Basic模式： 导入准备好的设计网单.v 文件，Common Timing Libraries，lef文件，Timing Consrtaint File。注：顶层模块可以自己手动添加，也可自动添加。注意，该项目包括：1) aes_core.v;2) UMC_018GENERIC_COREFrontEndsynopsys fsa0a_c_gen
7、eric_core_tt1p8v25c.lib3) LEF文件注意顺序：header6_V55.lef(顺序1)fsa0a_c_generic_core.lef(顺序2)FSA0A_C_GENERIC_CORE_ANT_V55.6.lef(顺序3)4) Safe_all_post.sdcadvance模式： Power：填入版图里电源和地的线名。补充说明：（1）Power Nets和Ground Nets的名字最好和库里面的标准单元的电源和地的pin名（可在库文件里查）一致，这样后面做映射会比较方便。（2）做到这里可以保存一下，直接点 design_import 菜单里的 SAVE 保存，后缀
8、是.conf，下次直接 Load 进来，再进行修改，不用每次都这么麻烦地设置这么多选项。3.2 Global Net Connection 目的：把标准单元，电源pad等版图中用到的cell的pin和电源的net一一对应起来。 在 encounter 的工具列 , 按 Floorplan - Connections Global Net操作步骤如下： （1）Power Ground Connection Connect Pins: VDD （2）Scope 选中 Under Module （3）To Global Nets: VDD （4）选中Override prior connection
9、 和Verbose Output （5）Add to List （6）把VDD改成GND，重做（1）到（5）步 （7）选中Tie High，To Global Nets: VDD ，Add to List，表示VDD是电源高电平 （8）选中Tie Low，To Global Nets: GND ，Add to List，表示GND是电源地 （9）点击Apply 补充说明：（1） 关于pin的名字不同的工艺要去工艺库文件查看cell的pin的名字（2） Global Net 即前面 design import 的 Advance 模式 Power 菜单里声明的电源 net 名。（3） 如果有 P
10、AD 的话，要注意看一下工艺库文件里的 PAD 的 pin 名，可能会和标准单元的不一样，比如 hejian 工艺库的给 core 供电的电源 Pad 的 pin 是 VDD 和 VSS，这样的话就要多做一步（1）至（5），把 pin VSS 和 net GND 连接起来3.3 FloorPlan 目的：对整个版图进行布局规划 菜单操作：选择FloorPlanSpecify FloorPlan，在弹出的对话框中对将要进行的设计进行一个整体的规划。 对该设计，根据面积大小进行规划，宽是0.5，高是0.4。以下对设定内容进行几点解释： （1）Size by Core Size by Aspect
11、Ratio 选择Ratio（H/W）将给出一个整个布局区域的宽长比，一般是一个长方形； （2）Core Utilization 用Size by Core Size by Aspect RatioCore Utilization 选项确定芯片面积的大小， Core Utilization表示core面积的利用率，面积允许的话，其数值越低，则芯片面积越大，用于布线的面积越宽松，布线越容易通过，一般选择0.7左右。这是决定芯片面积大小，能否布局布线成功关键的一步。 如果事先大致知道芯片的面积规划，可以直接选择 width and height 进行布局规划 （3）Core Margins by:
12、选择Core to IO Boundary， 设置core 和芯片边缘的间隔，这个间隔是用来放置Core的电源环的。所以需要根据后面的电源环，电源环间距等参数综合来决定。 这里选择20（因为我后面的电源环宽度是7，电源环间距是2，电源环距边缘的offset是2）。 这个位置同样会用来走输出pin的连线，间距最好尽量大，以保证走线没有问题 （4）Standard Cell Rows Doubleback rows 图示选择表示隔行row将进行翻转，以保证靠在一起的部分同为power或ground。 （5）Row Spacing: 表示行与行之间的间距，这里选择默认的0； （6）Row hight
13、：表示行的高度。这里选择默认的5.04。 点击OK 。实时保存步骤过程，便于退回操作，如下图所示。3.4 Add Power Rings 目的：添加core的电源环和地环，在数字标准单元区域的周围放置power ring，用于提供数字部分的电源和地。 菜单操作：按 Power Power Planning Add Rings相关设置如下： 在弹出的选单中，Ring Configuration里面需要填写Power Ring的宽度、间距，金属层等数据信息，一般要视实际需求而定 Layer：表示电源环所在的金属层，一般选择金属3和金属4。 Width表示电源环的线宽，尽量宽一些，这里选择7。 Sp
14、acing表示两根电源环的间距，这里选择2。 Offset表示电源环和core之间的距离，选择2，或者也可以选择Center in channel。 点击apply，电源环和地环出现在core的周围，如下图所示。最外围的虚线定义了芯片的大小。3.5 Add Stripes 目的：用于在芯片中插入一些横的竖的电源线，保证供电。 菜单操作：Power Power Planning Add Stripes， 注意：Layer: metal 4With: 4Spacing:0.5Set-to-set distance:250X from left:250单击OK。3.6 Placement Blockage 目的：在电源的Stripes 和Routing的blockage的地方放置一些blockage，防止在这些地方place标准单元。（个人理解供参考）菜单操作：Place- Specify - Placement Blockage，金属层M1-M6全选。说明：这一步可选。本实验中设置该项为M1-M4。单击OK。3.7 Placement 目的：放置标准单元。 菜单操作：Place Standard Cells and Block
