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1、4.10用VHDL描述组合逻辑电路,18线-3线编码器VHDL描述,LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY encoder1 IS PORT ( d: IN STD_LOGIC_VECTOR ( 7 DOWNTO 0 )； encode: OUT STD_LOGIC_VECTOR ( 2 DOWNTO 0 )； END encoder1； ARCHITECTURE one OF encoder1 IS BEGIN encode = ”111” WHEN d(7)=1 else ”110” WHEN d(6)=1 else ”101”
2、WHEN d(5)=1 else ”100” WHEN d(4)=1 else ”011” WHEN d(3)=1 else ”010” WHEN d(2)=1 else ”001” WHEN d(1)=1 else ”000” WHEN d(0)=1 ; END one；,23线-8线译码器VHDL描述,LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY decoder1 IS PORT ( A: IN STD_LOGIC_VECTOR ( 2 DOWNTO 0 )； S: IN STD_LOGIC； Y: OUT STD_LOGIC_VECT
3、OR ( 7 DOWNTO 0 )； END decoder1； ARCHITECTURE behave4 OF decoder1 IS SIGNAL SA: STD_LOGIC_VECTOR ( 3 DOWNTO 0 )； BEGIN SA = S&A； WITH SA SELECT Y = “11111110” WHEN “0000”； “11111101” WHEN “0001”； “11111011” WHEN “0010”； “11110111” WHEN “0011”； “11101111” WHEN “0100”； “11011111” WHEN “0101”； “1011111
4、1” WHEN “0110”； “01111111” WHEN “0111”； “11111111” WHEN OTHERS； END behave4；,34选1数据选择器的VHDL描述,LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux41 IS PORT ( a,b,c,d: IN STD_LOGIC； s: IN STD_LOGIC_VECTOR ( 1 DOWNTO 0 )； y: OUT STD_LOGIC); END mux41； ARCHITECTURE one OF mux41 IS BEGIN PROCESS(s,a,b,c,d) BEGIN CASE s IS WHEN ”00”=yyyyy=x; END CASE END PROCESS END one；,
