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1、1时钟信号(1) 差分布线,差分阻抗100欧姆,差分线误差5mil。(2) 与其它信号的间距要大于25mil,而且是指edge to edge的间距(3) CLK等长,误差10mil。2数据信号:(1) 数据信号分为八组,每组单独分开走线,第一组为DDR_DQ0:7、DDR_DQSP0、DDR_DQSN0、DDR_DQM0,以此类推,同组信号在同一层走线。(2) DQ和DQM为点对点布线,(3) DQS为差分布线。差分线误差5mil,差分阻抗100欧姆。(4) 组内间距要大于12mil,而且是指edge to edge的间距,同组内DQ与DQM以DQS为基准等长,误差5mil。(5) DQS与
2、DDR2_CLKP等长,误差5mil。(6) 不同组信号间距:大于20mil(edge to edge的间距)(7) DDR_CKN/P之间的并联100欧姆电阻,需要放置在信号一分二的分叉地方(8) 尽可能减少过孔(9) 叠层设计的时候,最好将每一层阻抗线宽,控制在差不多宽度(10) 信号走线长度,不超过2500mil3控制信号和地址信号:(1) 组内间距要大于12mil,而且是指edge to edge的间距(2) 所有控制线须等长,误差10mil。(3 不同组信号间距:大于20mil(edge to edge的间距)4其它信号DDR_VREF走线宽度20mil以上。无论是PCB上使用芯片还
3、是采用DIMM条,DDR和DDRx(包括DDR2,DDR4等)相对与传统的同步SDRAM的读写,我认为主要困难有三点:1,时序。由于DDR采用双沿触发,和一般的时钟单沿触发的同步电路,在时序计算上有很大不同。DDR之所以双沿触发,其实是在芯片内部做了时钟的倍频(因为按照耐奎斯特准则,时钟频率应该至少是信号频率的2倍),对外看起来,数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew,DDR对数据DQ信号使用分组同步触发DQS信号,所以DDR上要求时序同步的是DQ和DQS之间,而不是一般数据和时钟之间。另外,一般信号在测试最大和最小飞行时间Tflight时,使用的是信号沿通过测试
4、电平Vmeas与低判决门限Vinl和和高门限vinh之间来计算,为保证足够的setup time和hold time,控制飞行时间,对信号本身沿速度不作考虑。而DDR由于电平低,只取一个中间电平Vref做测试电平,在计算setup time和hold time时,还要考量信号变化沿速率slew rate,在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值,在DDR专门的规范或者芯片资料中都有介绍。2,匹配。DRR采用SSTL电平,这个特殊buffer要求外接电路提供上拉,值为3050ohm,电平VTT为高电平一半。这个上拉会提供buffer工作的直
5、流电流,所以电流很大。此外,为了抑制反射,还需要传输线阻抗匹配,串连电阻匹配。这样的结果就是,在DDR的数据信号上,两端各有1022ohm的串连电阻,靠近DDR端一个上拉;地址信号上,发射端一个串连电阻,靠近DDR端一个上拉。3,电源完整性。DDR由于电平摆幅小(如SSTL2,为2.5V,SSTL1,为1.8V),对参考电压稳定度要求很高,特别是Vref和VTT,提供DDR时钟的芯片内部也常常使用模拟锁相环,对参考电源要求很高;由于VTT提供大电流,要求电源阻抗足够低,电源引线电感足够小;此外,DDR同步工作的信号多,速度快,同步开关噪声比较严重,合理的电源分配和良好的去耦电路十分必要。Ansoft公司的信号完整性、电源完整性分析工具Iwave和Nexxim,针对DDR设计提供专门的信号完整性、时序、同步开关噪声和电源完整性一揽子解决方案。详细情况,请与公司联系。