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1、9第四章 组合逻辑模块及其应用4.1 基本要求1. 熟练掌握译码器、编码器、数据选择器、数值比较器的逻辑功能及常用中规模集成电路的应用。2. 熟练掌握半加器、全加器的逻辑功能，设计方法。3. 正确理解以下基本概念：编码、译码、组合逻辑电路、时序逻辑电路。4.2 习题4.1 试用与非门设计一个译码器。译码器的输入是5进制计数器的输出Q3、Q2、Q1，译码器的输出为W0W3，其真值表如表题4.1所示。表题4.1输 入输 出Q3 Q2 Q1W0 W1 W2 W3 W40 0 00 0 10 1 00 1 11 0 01 0 0 0 00 1 0 0 00 0 1 0 00 0 0 1 00 0 0
2、0 14.2 试用与非门设计一个译码器，译出对应ABCD=0011、0111、1111状态的三个信号，其余13个状态为无效状态。4.3 图题4.3是一个三态门接成的总线电路，试用与非门设计一个最简的译码器，要求译码器输出端L1、L2、L3轮流输出高电平以控制三态门，把三组数据D1、D2、D3反相后依次送到总线上。4.4 为了使74138译码器的第10脚输出为低电平，请标出各输入端应置的逻辑电平。4.5 由译码器74138和门电路组成的电路如图题4.5所示，试写出L1、L2的最简表达式。4.6 试用译码器74138和适当的门电路实现逻辑函数：L=4.7 试用译码器74138和适当的门电路实现下面
3、多输出逻辑函数：（1）（2）（3） 4.8 试用译码器7442和适当的门电路实现下面多输出逻辑函数：（1）L1=m（0，2，4，6，7）（2）L2=m（1，3，4，5，9）&图题4.3 图题4.54.9 应用译码器74138设计一个能对32个地址进行译码的译码系统。4.10 应用74138和其他逻辑门设计一地址译码器，要求地址范围是十六进制003F。 4.11 使用七段集成显示译码器7448和发光二极管显示器组成一个7位数字的译码 显示电路，要求将0099.120显示成99.12，各片的控制端应如何处理？画出外部接线图。 （不考虑小数点的显示）4.12 试用4选1数据选择器分别实现下列逻辑函数
4、：（1）m（0，1，3）（2）m（0，1，5，7）（3）（4）4.13 试用8选1数据选择器74151分别实现下列逻辑函数：（1）m（0，1，4，5，7）（2）m（0，3，5，8，13，15）4.14 试用8选1数据选择器74151和门电路设计一个四位二进制码奇偶校验器。要求当输入的四位二进制码中有奇数个1时，输出为1，否则为0。4.15 试用2片8选1数据选择器74151扩展成16选1数据选择器，在4位地址输入选通下，产生一序列信号0100101110011011。 4.16 由译码器74138和8选1数据选择器74151组成如图题4.16所示的逻辑电路。X2X1X0及Z2Z1Z0为两个三位
5、二进制数。试分析电路的逻辑功能。图题4.164.17 试设计一个8位相同数值比较器，当两数相等时，输出L1，否则L0。4.18 试画出用三片四位数值比较器7485组成10位数值比较器的接线图。 4.19 试分别用下列方法设计全加器： （1）用与非门； （2）用两个半加器和一个或门； （3）用译码器74138和与非门； （4）用8选1数据选择器74151。4.20 用4位加法器74283实现下列BCD码转换： （1）将8421BCD码转换成余3码。（2）将8421BCD码转换成5421BCD码。4.3 解答示例4.3 解：由题目要求，可以采用二进制译码器。该译码器输出三个控制信号，要设置三个输出
6、端，两个输入端。输入与输出的逻辑关系如表解4.3所示。根据真值表写出逻辑表达式，并整理为与非式：，由表达式画出译码器的逻辑电路如图解4.3所示。表解4.3A1 A0L1 L2 L30 00 11 0 1 0 0 0 1 0 0 0 1 图解4.3 图解4.64.6 解：整理逻辑函数： 译码器74138的G1G2AG2B取100时，各输出函数为：，若将ABC送入译码器的A2A1A0，则有： 根据以上分析画出逻辑电路如图解4.6所示。4.14 解：设四位二进制码为输入逻辑变量，校验结果为输出逻辑变量。所对应的奇偶校验器的逻辑关系见表解4.14。表解4.14A B C DL0 0 0 00 0 0
7、10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10110100110010110若由8选1数据选择器74151和门电路实现此逻辑关系，可以将输入变量A、B、C送入74151的A2、A1、A0端，当ABC从000111取8组值时，L与D的关系参见表解4.14，又知当ABC从000111取8组值时，数据选择器将依次选通D0 D7，据此可将输入变量D送入D0、D3、D5、D6，送入D1、D2、D4、D7。电路如图解4.14所示，它可以完成四位二进制码的
8、奇偶校验功能。 图解4.144.15 解：首先将2片8选1数据选择器74151扩展成16选1数据选择器，此选择器有16条数据输入通道D0 D15。当地址选择信号A3A2A1A0从00001111取16组值时，数据选择器将依次选通D0 D15，若将0100101110011011依次送入D0 D15，则可以在地址选择信号控制下，从选择器的输出端得到这一序列信号。电路如图解4.15所示。 图解4.154.16 解：在图题4.16所示的逻辑电路中，74138是38线二进制译码器，74151是8选1数据选择器。当X2X1X0由000111取8组值时，74138的输出Y0Y7分别输出低电平，同时其它各端
9、为高电平，又知当Z2Z1Z0从000111取8组值时，数据选择器将依次选通D0 D7。由此可见，当X2X1X0与Z2Z1Z0相等时，Y=0，当两者不等时，Y=1。这是一个相同数值比较器。4.20 解：（1）将8421BCD码转换成余3码的电路如图解4.20（a）所示。（2）将8421BCD码转换成5421BCD码。设X3X2X1X0和Y3Y2Y1Y0分别为8421BCD码、5421BCD码，将8421BCD码与5421BCD码作一对比可知，当8421码4时，两者相同；当8421码 4时， 5421码=8421码+3。根据以上分析设置一控制信号C。为得到最简表达式，进行卡诺图化简，如图解4.20
10、（b）所示。化简结果为： C=X2X1+X2X0+X3要求控制信号C=0时，8421码+0，控制信号C=1时，8421码+3，由4位加法器74283和逻辑门实现的转换电路见图解4.20（c）。 （a） （b） （c）图解4.20*讨论：典型的组合逻辑电路如：译码器、编码器、数据选择器、数据比较器、加法器等，均已形成中规模集成器件，它们的应用是广泛的、灵活的。其中，借助数据选择器、译码器实现任意组合逻辑函数的应用，方法简单，并且所实现的电路集成度高，可靠性高，成本低。是一种尤其受欢迎的用法。4.4 答案4.1 ，根据以上表达式，可由与非门实现要求的译码器（图略）。 4.2 设ABCD为译码器的输
11、入信号，Y0、Y1、Y2为译码器的输出信号，有：，根据以上表达式，可由与非门实现要求的译码器（图略）。4.4 为了使74138译码器的第10脚输出为低电平，各输入端应置的逻辑电平如图解4.4所示。 图解4.44.5 ，4.7 ，依据以上表达式，可由译码器74138和门电路来实现多输出逻辑函数（图略）。 4.8 ，依据以上表达式，可由译码器7442和门电路来实现多输出逻辑函数（图略）。4.9 译码系统如图解4.9所示。 图解4.9 图解4.104.10 地址译码器参见图解4.10。 4.11 外部接线图如图解4.11所示。 图解4.114.12 用4选1数据选择器实现逻辑函数的电路如图解4.12所示。 图解4.124.13 用8选1数据选择器实现逻辑函数的电路如图解4.13所示。 图解4.134.17 8位相同数值比较器如图解4.17所示。 图解4.174.18 10位数值比较器的接线图如图解4.18所示。 图解4.18 4.19（1）用与非门构成的全加器如图解4.19（a）；（2）用两个半加器和一个或门构成的全加器如图解4.19（b）；（3）用译码器74138和与非门构成的全加器如图解4.19（c）；（4）用8选1数据选择器74151构成的全加器如图解4.19（d）。
