体系结构课件chapter3章节

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1、第三章 存储、中断、总线与I/O系统,2,目录,3.1存储系统的基本要求和并行主存系统 3.2中断系统 3.3总线系统 3.4输入/输出系统,3,3.1存储系统的基本要求和并行主存系统,存储系统的基本要求：大容量、高速度和低价格 存储器的容量 W：存储体的字长（位、字节） l：每个存储体的字数 m：并行工作的存储体个数,4,存储器的存取速度 访问时间 是存储器从接到访存读申请，到信息被读到数据总线上所需的时间 存储周期 是连续启动一个存储体所需要的间隔时间 频宽(带宽) 是存储器可提供的数据传送速率，一般用每秒钟传送的信息位数（或字节数）来衡量 单体的频宽 m个分体的最大频宽 实际频宽 最大频

2、宽,5,存储器的价格 总价格 C 每位价格 c,6,解决：,并行主存 设置各种Cache 采用存储体系，特别是Cache存储体系,7,并行主存系统,能并行读出多个CPU字的单体多字、多体单字、多体多字的交叉访问主存系统称为并行主存系统。 单体单字存储器 单体多字存储器 多体单字交叉存储器,8,单体单字存储器,单体主存 字长W位 一次可访问1个存储器字，即CPU所要访问的字长与存储器字长W相同 主存频宽 (CPU从主存获得信息的速率),地址寄存器,W位,读出寄存器,CPU字长,存储器字长,容量为 l,9,单体多字存储器,主存在一个存储周期可读出4个CPU字,地址寄存器,W位 W位 W位 W位,W

3、位,单字长寄存器,CPU字长=W,存储器字长=4W,10,多体单字交叉存取存储器,m个存储体 分体可同时启动或分时启动,存 控（主存控制部件）,M0,M1,M2,M3,总 线 控 制,CPU,IOP,11,m个存储体分时启动,实际上是一种采用流水线方式工作的并行存储器,理论上，存储器的速度可望提高m倍 每存储体的启动间隔t为： 其中：m为存储体个数 TM为每个存储体的访问周期,存储周期,存储周期,12,模m低位交叉编址,单体容量为l的m个分体 Mj分体的地址 A = m * i + j； i = 0,1,2l-1 j = 0,1,2 m-1 寻址规则： 体地址 j = A mod m (A %

4、 m) 体内地址 i = A / m M0: 0, m, 2m, m(l-1) + 0 Mi : i, m + i, 2m + i, m(l-1) + i 适合于单处理机内的数据存取和带Cache的主存,13,模4低位交叉编址,14,定量分析主存频宽与分体数m、转移概率的关系,设对具有m个独立分体的并行主存系统，CPU发出地址 的访存申请队列，假定： （1）在每一个主存周期之前，扫描队列，截取 作为申请序列 （2）申请序列是在k个地址中没有两个或两个以上的地址处于同一分体中，显然, k = m （3）截取的k个地址的队列，能同时访问k个分体， k = 1,2,m 系统的效率往往取决于k的平均值

5、,15,另设： P(k)表示申请长度为k，且不冲突的概率密度函数。显然k的平均值： 转移概率：给定指令的下一条指令地址为非顺序地址的概率。 指令在程序中一般顺序执行，但遇到成功转移，则申请序列中在转移指令之后的，与它在同一存储周期读出的其他顺序单元内容就失效。 如果队列中第一条就是转移指令且转移成功，与第一条指令并行读出的其他m-1条指令就没用的，相当于k=1，所以：P(1)=(1-)0 *= P(2)是前1条指令没有转移成功，而第2条转移成功 P(3)是前2条指令没有转移成功，而第3条转移成功 ,16,带入上式： 由数学归纳法得：,17,说明,=1时， B= 1 =0时， B= m ,效率最

6、高 0.3时，m=4, 8, 16的B差别不大 0.1时, m值的大小对B的改进会有显著影响 一般取m=8 即m = 2, 4, 8 对数据来讲，由于随机性大，因此靠加大m不一定满足要求。,18,3.2 中断系统,CPU中止正在执行的程序，转去处理随机提出的请求，待处理完后，再回到原先被打断的程序继续恢复执行的过程称为中断。 响应和处理各种中断的软、硬件总体称为中断系统。 三类： 内部中断：CPU异常引起 外部中断：中断信号引起 可屏蔽中断 不可屏蔽中断 软件中断：自陷指令引起,19,3.3.1 中断的分类和分级,引起中断的各种事件称为中断源。 中断源向中断系统发出请求中断的申请，称为中断请求

7、。 同时可能有多个中断请求，这时中断系统需要按事先确定的中断响应优先次序对优先级高的中断请求予以响应。 中断响应就是允许其中断CPU现行程序的运行，转去对该请求进行预处理，包括保存好断点现场，调出有关处理该中断的中断处理程序，准备运行。 这部分工作在大多数机器上都是采用交换新旧程序状态字PSW (Program Status Word)的办法实现的。 当然为了某种需要，中断系统也可以对中断请求进行屏蔽，使之暂时得不到响应。,20,为处理一个中断请求，必须调出相应的中断处理程序。 如果中断源比较少时，通过中断系统硬件就可以比较方便地对每个中断源直接形成相应的中断处理程序入口，进入相应的中断处理程

8、序。 但当中断源多达数十至数百个时，必须分类。 将中断源的性质比较接近分别归成几类，对每一类给定一个中断处理程序入口，再由软件转入对相应的中断源进行处理，这样可以大大简化中断处理程序入口形成硬件。,21,中断由中断处理程序完成 中断处理程序又可以被中断 高一级的中断 -中断处理完的次序(中断处理次序)可以不同于中断的响应次序,3.2.2 中断的响应次序与处理次序,22,中断处理(优先级)次序= 1234,四个中断级 中断处理次序=中断响应次序 0屏蔽，1开放,23,中断处理次序为 1234 的例子,24,中断处理次序= 1432,25,中断处理次序为 1432 的例子,26,3.2.3 中断系

9、统的软硬件功能分配,中断系统的功能包括中断请求的保存和清除、 优先级的确定、 中断断点及现场的保存、对中断请求的分析和处理以及中断返回等，这些全是由中断响应硬件和中断处理程序共同完成的。 因此，中断系统的软、硬件功能分配实质上就是中断处理程序软件和中断响应硬件的功能分配。,27,3.3 总线系统,总线：用于互连计算机、CPU、存储器、I/O端口及外部设备、远程通信设备间信息的传送通路的集合。 总线与其相配合的附属控制电路称为总线系统。,28,3.3.1总线的分类,在系统中的位置 芯片级 板级 系统级 信息传送的方向 单向传输 双向传输 半双向 全双向 按其用法 专用：只连接一对物理部件 非专用

10、多种功能或多个部件所分时共享，同一时间只有一对部件使用总线进行通信,29,图 3.1 所有部件之间用专用总线互连,30,3.3.2 总线的控制方式,当采用非专用总线时，由于可能发生多个设备或部件同时申请使用总线，就得有总线控制机构来按照某种优先次序裁决，保证在同一时间内只能有一个高优先级的申请者取得对总线的使用权。 总线控制逻辑基本上集中放在一起，不论是放在连接到总线的一个部件中，还是放在单独的硬件中，都称为集中式控制。 总线控制逻辑分散于连到总线的各个部件中时，就称为分布式总线控制。 这里只讲集中式总线控制。,31,优先次序的确定,确定方式 1 串行链接 2 定时查询 3 独立请求 多种结合

11、,32,1集中式串行链接,各部件经公共的“总线请求”发送申请 “总线忙”未建立，控制器响应请求，发送“总线可用”信号，串行经过每个部件 如果某部件没发送请求，则发往下一个部件 如果发送过请求，则建立“总线忙”信号，取得总线使用权 优先级：串行顺序,33,2集中式定时查询,各部件经公共的“总线请求”发送申请 “总线忙”未建立，控制器响应请求，计数器开始计数，定时查询那个部件发送的请求 当查询线上的计数值与发出请求的部件号一致时，该部件建立“总线忙”信号，取得总线使用权，计数器停止计数,34,优先级灵活 每次查询前 计数器清0，且从0开始，优先级同串行链接方式 计数器不清0，从中止点查询，则是循环

12、优先级，所有部件有相同的机会使用总线 重设计数器的起始部件号，则可随意指定优先级,35,3集中式独立请求,每部件有独立的“总线请求”“总线准许” “总线已被分配”未建立，控制器根据某种算法计算多个请求的优先级 确定一个部件，通过“总线准许” 使该部件取得总线使用权，并建立“总线已被分配” 该部件使用完总线，去除“总线已被分配”,36,3.3.3 总线的通信技术,1. 同步通信 同步通信时，两个部件之间的信息传送是通过定宽、定距的系统时标进行同步的。 这种方式的信息传送速率高，受总线的长度影响小，但会因时钟在总线上的时滞而造成同步误差，且时钟线上的干扰信号易引起误同步。,37,2. 异步通信 由

13、于I/O总线一般是为具有不同速度的许多I/O设备所共享，因此宜于采用异步通信。 单向控制 单向控制指的是通信过程只由目的或源部件中的一个控制 单向控制又有源控制和目的控制两种 双向(请求/回答)控制 双向控制是由源和目的双方共同控制,图 3.5 异步单向控制通信,1.源发送数据 2. 经t1延迟，源发送数据准备 3. 经t2延迟，源发送新数据,图 3.6 源控式异步双向控制通信,1.源发送数据 2. 经t1延迟，源发送数据准备 3. 经td1延迟，目的接受数据，校验并通知源 4. 经t2后，开始新数据,40,3.4 输入输出系统,3.4.1输入输出系统概述 输入输出系统包括输入输出设备、 设备

14、控制器及与输入输出操作有关的软硬件。 输入输出系统的主要功能是对指定的外设进行输入、 输出操作， 同时也完成许多其他的管理和控制。 它包括：给指定外设的信息编址，有的输入输出系统还能对要传送的信息进行格式变换，形成和产生有关输入输出操作是否完成或在执行过程中是否有错的状态控制信息，经中断系统传送给操作系统去分析和处理。 ,41,输入输出系统的发展经历了 3 个阶段，对应于 3 种方式， 即程序控制输入输出(包括全软的、程序查询状态驱动的、 中断驱动的几种) 直接存贮器访问(DMA) I/O处理机方式 通道处理机 外围处理机 这3种方式可以分别用在不同的计算机系统上，也可以用在同一个计算机系统上

15、作为相互补充。,42,3.4.2 通道处理机,管态 & 目态 大多数计算机系统将CPU执行状态分为管态和目态。CPU的状态属于程序状态字PSW的一位。CPU交替执行操作系统程序和用户程序。 管态又叫特权态，系统态或核心态。CPU在管态下可以执行指令系统的全集。通常，操作系统在管态下运行。 目态又叫常态或用户态。 机器处于目态时，程序只能执行非特权指令。 用户程序只能在目态下运行，如果用户程序在目态下执行特权指令，硬件将发生中断，由操作系统获得控制，特权指令执行被禁止，这样可以防止用户程序有意或无意的破坏系统。 从目态转换为管态的唯一途径是中断。 从管态到目态可以通过修改程序状态字来实现，这将伴随这由操作系统程序到用户程序的转换。,43,3.4.2 通道处理机,1. 工作原理,通道处理机输入输出的主要过程,44,通道处理机输入输出主要过程的时间关系示意图,45,通道处理机的问题,通道处理机实际上不能看成是独立的处理机 通道指令简单，只具有面向外设控制和数据传送的功能 没有大容量的寄存器 在输入输出的过程中仍然需要CPU承担很多的处理工作,46,3.4.3外围处理机,目标：进一步解放CPU对输入输出操作的控制 外围处理机基本上是独立于主处理机异步工作,47,3.4.3外围处理机,CYBER 170 的结构,