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1、DSP54.51,1。C54xx的六级流水指令,用PC中的内 容加载PAB, 用PB的内容加载IR 对IR的内容译码, 读数据1，加载DB 读数据2，加载CB 如果需要，将数据3 写地址加载EAB, 用数据1读地址，加载DAB 用数据2读地址，加载CAB 修正辅助寄存器和堆栈指针,用读到的指令 字加载PB, 执行指令 用写数据 加载EB,Time,DSP54.52, C54x流水线中所涉及的硬件, 当结果回存到存储器时，“Write”被分成2个阶段： 产生写地址（占用R Phase） 写结果(占用X Phase),DSP54.53, C54xx流水线中存储器存取操作（教材p.56图130）,D
2、A DD CA CD,DD EA,读单操作数指令 读双操作数指令 写单操作数指令 写双操作数指令 （2cycles） 读写单操作数指令,P F D A R X,DSP54.54, DARAM的半周期寻址,读单操作指令 读双操作指令 写单操作指令 写双操作指令 （2cycles） 读写操作指令, 对DARAM，一般读在前半周，写在后半周（ ）；,P F D A R X,DSP54.55,2。延时分支转移在流水线上的操作 延时分支转移 （B b1）流水线图,P F D A R X,2word,4cycles,B b1, 延时分支转移举例：见教材p.53 延时分支转移指令，延时间隙的按排：见教材p.
3、54,a3 i3 i3,a4 i4 i4,DSP54.56,3。流水线的冲突 1）流水线冲突的原因及解决：见教材p.57和讲义p.130 2）流水线冲突情况分析：见教材p.58，图132 3）可能引发冲突的相关的硬件资源 (PhaseAffected Phase) Name AR0AR7、SP、BK BRC、RSA、REA T、A、B Phase AR P X, ST0、 ST1、 PMST,Phase Name X OVM、SXM、C16、FRCT、ASM R A DP、CPL、DROM D F P BRAF、MPMC、OVLY、IPTR,DSP54.57,例： ORM #20, PMST
4、; OVLY=1 (2w, 2c),写OVLY完成,第一次由新映射取指,不受写OVLY 的影响,DSP54.58,4）情况3，提前安排写操作 对MMR及有关的状态寄存器状态位都是在初始化时设置 的，在整个运行期间不发生变化； 通常写入和读出之间差6个周期以上，可以避免冲突； 推荐常用指令：,STM #K, MMR ；2w2c LD #k9, DP ； 1w1c LD Smem, DP ； 1w1c LD #k5, ASM ； 1w1c LD Smem, ASM ； 1w1c POPM MMR ； 1w1c MVDK Smem, dmad ； 2w2c MVMM MMR(src), MMR(ds
5、t) ； 1w1c,（这些指令可以把流水线冲突减到最小）,DSP54.59,5）情况4分析： 通常是在对MMR、ST0、ST1、PMST进行连续操作时 会导致流水线的冲突； 解决方法： 采用保护性指令：这些指令在对MMR写操作时提前 1 cycle（即在Read Phase） 写入，因为一旦常数被译 码，立即写入； 对MMR的写操作引起的冲突举例：见教材pp.5859 对双字或三字指令都提供隐含的保护周期；,DSP54.510, 保护性指令列表,DSP54.511,应用等待周期表 教材pp.213214 附录4等待周期表，给出了对 MMR以及控制字段进行写操作时的各种指令所需插 入的等待周期数
6、； 应用举例：教材p.60 例1 例4 在手册：TMS320C54x DSP CPU and Peripherals (Volume 1) SPRU131f p.736, Table 73 给出了为防止流水线冲突，对MMR访问用的推荐 指令；,DSP54.512,下图给出对MMRs标准写操作所需的最大等待周期数,6 P7,写到控制域的标准指令（0阶段）,所需的等待周期,准备使用的控制域 A, B, T, SXM, ASM, OVM, C16, FRCT Arn SP(CP=1), BK, DP, CPL, DROM,OVLY, , IPTR, BRC, RSA, REA, BRAF,Example: SSBX SXM NOP LD x, B,DSP54.513,4。实验中的注意点 利用在线帮助正确使用指令，尽量避免流水线的冲突； 应用CCS编译时的流水线冲突提示： Project Build Option Compiler Diagnostics Warn on Pipeline Conflicts,DSP54.514,
