sata一致性测试培训课程

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1、SATA一致性测试培训课程一致性测试培训课程 2009-9-212高速信号完整性工程师培训课程 目录 SATA概览 PHY/TSG/OOB测试 RSG测试 RX/TX/SI测试 eSATA 简介 2009-9-213高速信号完整性工程师培训课程 SATA ,SAS概览:并行向串行的转换 在 个人电脑的领域, 并行ATA接口由 SATA代替 在 服务器领域, Ultra SCSI 接口由 SAS代替 串行 ATA 是一种演进方案，用来逐步代 替并行 ATA 串行 ATA 规定了一种标准，用来把硬盘 驱动器串联到PC、笔记本电脑、服务器 中的硬盘驱动控制器上 2009-9-214高速信号完整性工程

2、师培训课程 SATA概况 SATASATA 1.5 Gbps(GenI) , 3 Gbps(GenII) and 6Gbps(GenIII) data rate 允许AC/DC耦合 Spread Spectrum clocking（扩频时钟） 串行 ATA 发展路标图支持最长10年的存储设备发展空间 点到点串行传送数据 使用人们熟悉的 8b/10b 编码方案 串行 ATA 采用差分信令，更换了过时的 IDE 电缆 (并行ATA) 简化了系统设计 电压更低 针脚数量更少 软线缆 串行 ATA 电缆不会阻碍空气流动 2009-9-215高速信号完整性工程师培训课程 SATA 的优势(相对于并行AT

3、A) 电压更低 (250 mV与5V相比) 针脚数量更少 (7针与41针相比) 支持的电缆长度更长 (1米与18英寸相比) 提高了扩充能力 没有主从关系 一条总线专用于一台设备 提高了可靠性 循环冗余校验 (CRC) 可以热插拔 规范要求更细更软的电缆 软件兼容并行ATA 不需重写设备驱动程序 可以用于连接电缆的应用和连接背板的应用 2009-9-216高速信号完整性工程师培训课程 SATA-IO SATA-IO是一个独立的非盈利性组织，由业界主要公司发起，并为这些服务。 SATA-IO通过纳入原先的“串行ATA工作组”，旨在为业界实施SATA规范提供指 导和支持。标准化后的SATA规范取代了

4、已使用达15年之久的陈旧技术，其高速 串行总线预计可满足人们未来10年的传输需求。 SATA-IO成员有能力影响SATA规范的发展，甚至直接参与SATA规范的制定。 2009-9-217高速信号完整性工程师培训课程 SATA-IW 互连工作小组互连工作小组 (IW): http:/www.serialata.org/testing.asp SATA互连工作小组 成立的目的是 验证产品已以及根据互连工作小组 成立的目的是 验证产品已以及根据SATA-IO互操作测试规范 要求预先定义的子设备的互连性 互操作测试规范 要求预先定义的子设备的互连性 SATA互连工作小组给产品供应商提供最早的在各个新定

5、义领域测试产品的机会， 同时也给 互连工作小组给产品供应商提供最早的在各个新定义领域测试产品的机会， 同时也给SATA技术专家提供了短期的互连测试解决方案技术专家提供了短期的互连测试解决方案 更多详情请参见 Interop Workshop Overview presentation. 2009-9-218高速信号完整性工程师培训课程 SATA一致性测试 ?PHY/TSG/OOB 测试 ?RSG (接收端测试) ?Rx/Tx 和 SI 测试 2009-9-219高速信号完整性工程师培训课程2009-9-219 SATA UTD 1.4 测试需求 Phy Transmit Signal Requ

6、irementsSI General Requirements TSG-01 : Differential Output VoltageSI-1:8 : Cable Characterization TSG-02 : Rise/Fall TimeSI-09 : Inter-Symbol Interference TSG-03 : Differential SkewPhy General Requirements TSG-04 : AC Common Mode VoltagePHY-01 : Unit Interval TSG-05 : Rise/Fall ImbalancePHY-02 : F

7、requency Long Term Stability TSG-06 : Amplitude ImbalancePHY-03 : Spread-Spectrum Modulation Frequency TSG-07 : Gen1 (1.5Gb/s) TJ at Connector, Clock to Data, fBAUD/10PHY-04 : Spread-Spectrum Modulation Deviation TSG-08: Gen1 (1.5Gb/s) DJ at Connector, Clock to Data, fBAUD/10Phy OOB Requirements TSG

8、-09 : Gen1 (1.5Gb/s) TJ at Connector, Clock to Data, fBAUD/500OOB-01 : OOB Signal Detection Threshold TSG-10 : Gen1 (1.5Gb/s) DJ at Connector, Clock to Data, fBAUD/500OOB-02 : UI During OOB Signaling TSG-11 : Gen2 (3Gb/s) TJ at Connector, Clock to Data, fBAUD/500OOB-03 : COMINIT/RESET and COMWAKE Tr

9、ansmit Burst Length TSG-12 : Gen2 (3Gb/s) DJ at Connector, Clock to Data, fBAUD/500OOB-04 : COMINIT/RESET Transmit Gap Length TSG-13: Gen3 (6Gb/s) Transmit Jitter w/wo CICOOB-05 : COMWAKE Transmit Gap Length TSG-14 : Gen3 (6Gb/s)TX Maximum Differential Voltage AmplitudePhy Receiver/Transmitter Chann

10、el Reqs TSG-15 : Gen3 (6Gb/s) TX Minimum Differential Voltage AmplitudeRX/TX-01 : Pair Differential Impedance TSG-16 : Gen3 (6Gb/s) Tx AC Common Mode VoltageRX/TX-02 : Single-Ended Impedance (Obsolete) Phy Receive Signal RequirementRX/TX-03 : Gen2 (3Gb/s) Differential Mode Return Loss RSG-01 : Gen1

11、(1.5Gb/s) Receiver Jitter Tolerance Test (Normative)RX/TX-04 : Gen2 (3Gb/s) Common Mode Return Loss RSG-02 : Gen2 (3Gb/s) Receiver Jitter Tolerance Test (Normative)RX/TX-05 : Gen2 (3Gb/s) Impedance Balance RSG-03 : Gen3 (6Gb/s) Receiver Jitter Tolerance Test RX/TX-06 : Gen1 (1.5Gb/s) Differential Mo

12、de Return Loss RSG-05 : Gen1 Asynchronous Receiver Stress Test at +350ppm RX/TX-07 : Gen3 (6Gb/s) Differential Mode Return Loss RSG-06 : Gen1 Asynchronous Receiver Stress Test With SSC RX/TX-08 : Gen3 (6Gb/s) Impedance Balance SATA Measurement Legends: No change from previous UTD 1.3 spec version Re

13、vised methodology from UTD1.3 to UTD 1.4 New test definitions in UTD 1.4 Obsolete 2009-9-2110高速信号完整性工程师培训课程 SATA 模型 SATA I使用模型 Gen1i, Gen1m, Gen1X SATA II使用模型 Gen2i, Gen2m, Gen2X SATA III使用模型 Gen3i 有关i/m/x的选择 i: 1米线缆以内；如：PC主板测试 m:2米线缆以内；如：短背板测试 X：2米线缆以上；如：长背板测试 Gen 1i/2i/3i Gen1m/2mGen1X/2X 2009-9-2

14、111高速信号完整性工程师培训课程 SATA 测试码型 2009-9-2112高速信号完整性工程师培训课程 HFTP Raw Acquisition 2009-9-2113高速信号完整性工程师培训课程 HFTP Raw Acq with Aligns 2009-9-2114高速信号完整性工程师培训课程 MFTP Raw Acquisition 2009-9-2115高速信号完整性工程师培训课程 LFTP Raw Acquisition 2009-9-2116高速信号完整性工程师培训课程 LBP Raw Acquisition 2009-9-2117高速信号完整性工程师培训课程 SATA 测试方

15、法 AWG 方法 使用AWG提供激励源 使SATA/SAS 设备产生 ALIGN Test patterns BIST FIS (Built In Self Test Frame Information Structure) Method 配置 SATA/SAS 的寄存器强制其处于测试模式。 配置 SATA/SAS 的寄存器强制其发送不同的测试Pattern。 2009-9-2118高速信号完整性工程师培训课程 AWG 的方法 测试设置 AWG 提供激励源 AWG 通过 LAN/GPIB 由示波器的应用软 件 SST进行控制 最初的 AWG 文件需要手动调用出来 也可以全部进行手动测试 200

16、9-9-2119高速信号完整性工程师培训课程 BIST pattern 测试设置 BIST pattern由软件控制 BIST FIS 控制软件由芯片供应商提供 不需要 AWG 2009-9-2120高速信号完整性工程师培训课程 SATA参数测量 Differential Voltage Rise/Fall Time Differential Skew Common mode Voltage Eye Diagram analysis Jitter measurement Unit Interval Bit rate 在SATA的SPEC中，一致性测试需要先测试差分电压，上升，下降时间，skew，共模电 压，当上述参数不能Pass的时候再作眼图的辅助分析，其中差分电压的测试需要遵循一 套复杂的测试流程和算法，但在Intel的OEM，ODM厂商却并不使用上述测量方法，而是 用Sigtest软件直接作眼图和抖动分析。所以SATA