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1、第十四章 版图设计,2019/6/9,2019/6/9,微电子工艺流程简介,主要介绍N阱CMOS工艺流程，用到的wafer是p型衬底，要用nWELL来构建p沟器件，而n型MOS管就构建在p衬底上。,2019/6/9,共85页,3,第一张mask定义为n-well mask 离子注入：制造nwell。,2019/6/9,共85页,4,第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。,2019/6/9,共85页,5,第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。,2019/6/9,共85页,6,第四张mask定
2、义为nmask， 用来定义需要注入n的区域。,2019/6/9,共85页,7,第五张mask是pmask。 p在Nwell中用来定义PMOS管。,2019/6/9,共85页,8,第六张mask就是定义接触孔。 腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。,2019/6/9,共85页,9,第七张mask就是金属1（metal1）。 需要选择性刻蚀出电路所需要的连接关系。,2019/6/9,共85页,10,0.35umCMOS的工艺层,2019/6/9,Fig. MET5 & MVIA5 pattern,P-sub,NWELL,PWELL,N-PKT,P-PKT,
3、P-,N-,N+,STI,P+,PETEOS,TiSi2,SiN,USG,PSG,W,Ti/TiN,W,W,MET1,MVIA1,MET2,MET3,MET4,MVIA2,MVIA3,MVIA4,IMD2,IMD3,IMD4,IMD1,SiN,PSG,MET5,Pad,版图设计,版图(Layout)它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。 设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。包括几何设计规则、电学设计规则、布线规则。 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。
4、掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。,2019/6/9,版图几何设计规则,版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。 设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)。 描述几何设计规则的方法：微米规则和规则。,2019/6/9,层次与层次标记,把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。,2019/6/9,2019/6/9,2019/6/9,N阱设计规则,20
5、19/6/9,P+、N+有源区设计规则,2019/6/9,Poly层的设计规则,2019/6/9,Contact层的设计规则,2019/6/9,Metal层的设计规则,2019/6/9,Pad层的设计规则,2019/6/9,电学设计规则,电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。 不同的工艺线和工艺流程，电学参数有所不同。 描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。 几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。,2019/6/9,完成一个反相器的版图设计,2019/6/9,2019/6/9,2019/6/9,2019/6/
6、9,2019/6/9,2019/6/9,2019/6/9,2019/6/9,版图设计中的相关主题,Antenna Effect Dummy 的设计 Guard Ring 保护环的设计 Match的设计,2019/6/9,共85页,33,Antenna Effect,原因：大片面积的同层金属。导致：收集离子，提 高电势。结果：使氧化层击穿。解决如下：,2019/6/9,共85页,34,MOS dummy,在MOS两侧增加dummy poly。 添加dummy管，可以提供更好的环境一致性。,2019/6/9,共85页,35,RES dummy,类似于MOS dummy方法增加dummy，有时会在四
7、周都加上。,2019/6/9,共85页,36,CAP dummy,2019/6/9,共85页,37,Interconnect,关键走线与左右或上下走线的屏蔽采用相同层或中间层连接VSS来处理。 也可增大两者间的间距来减少耦合。,2019/6/9,共85页,38,Guard Ring的设计,2019/6/9,共85页,39,深阱guard ring,提供深阱工艺（DNW），可以用来有效隔离不同模块间的噪声。 这种隔离保护技术只应用在1.8V情况下。且只对NMOS管进行保护。,2019/6/9,共85页,40,MOS的match,对于大的宽长比的MOS管，常采用多指结构，降低栅电阻，减少噪声，提高
8、工作的频率。 但是过多的fingers则是不利的。,2019/6/9,共85页,41,MOS管的对称性,差分对管：,2019/6/9,共85页,42,一维中心对称的MOS管layout,2019/6/9,共85页,43,LEF,LEF 文件是cell几何信息库的文件格式，根据LEF文件的信息决定怎样布局，怎样走线，怎样生成通孔等等。 由生产厂商提供。 由Cadence的工具Virtuoso的Abstract生成。,2019/6/9,2019/6/9,2019/6/9,2019/6/9,2019/6/9,2019/6/9,一个Cell的Abstract,2019/6/9,2019/6/9,TLF
9、文件,2019/6/9,第二部分 自动布局布线,2019/6/9,导入文件,2019/6/9,放置I/O,2019/6/9,加Block,2019/6/9,加Ring,2019/6/9,2019/6/9,加 Stripes,2019/6/9,Place cells,2019/6/9,2019/6/9,生成时序文件,2019/6/9,寄生参数提取,2019/6/9,时序分析,2019/6/9,2019/6/9,生成时钟树文件,2019/6/9,调试的方法,insert and delete buffers upsize and downsize cells change cell position,2019/6/9,布线,2019/6/9,基本布线方式,2019/6/9,布时钟,2019/6/9,生成SDF文件,2019/6/9,2019/6/9,2019/6/9,2019/6/9,2019/6/9,版图验证-DRC and LVS,1.设计规则检查(DRC) 2.版图寄生参数提取(LPE) 3.寄生电阻提取(PRE) 4.电气规则检查(ERC) 5.版图与线路图比较程序(LVS),2019/6/9,2019/6/9,DRC 文件,
