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1、第五章 版图设计技术,2019/6/3,1,清华大学计算机系,第一节 引 言 硅平面工艺是制造MOS IC 的基础。利用不同的掩膜版，可以获得不同功能的集成电路。因此，版图设计成为开发新品种和制造合格集成电路的关键。 1、手工设计 人工设计和绘制版图，有利于充分利用芯片面积，并能满足多种电路性能要求。但是效率低、周期长、容易出错，特别是不能设计规模很大的电路版图。因此，该方法多用于随机格式的、产量较大的MSI和LSI或单元库的建立，也用于复杂的模拟集成电路的设计。,2019/6/3,2,2、计算机辅助设计（CAD） 在计算机辅助设计系统数据库中，预先存入版图的基本图形，形成图形库。设计者通过一
2、定的操作命令可以调用、修改、变换和装配库中的图形，从而形成设计者所需要的版图。同时还具有联机的DRC检查功能。 在整个设计过程中，设计者可以通过显示，观察任意层次版图的局部和全貌；可以通过键盘、数字化仪或光笔进行设计操作；可以通过绘图机得到所要绘制的版图图形。利用计算机辅助设计，可以降低设计费用和缩短设计周期。,2019/6/3,3,3、自动化设计 在版图自动设计系统的单元数据库中，存有标准单元的电路图、电路性能参数及版图。在版图设计时，只要将所设计的电路图（Netlist）输入到自动设计系统中，再选择版图的设计规则和工艺参数库，自动设计工具可以进行自动布局设计、自动布线设计并根据设计要求进行
3、设计优化，最终输出版图。,2019/6/3,4,第二节 版图设计过程 布图设计的输入是用工业标准DEF描述的电路网表，其输出是用工业标准CIF/GDSII描述的版图。通常情况下，整个布图设计可分为划分(Partition)；布图规划(Floor-planning)；布局(Placement)；布线(Routing)和压缩(Compaction)。 一、划分 由于一个芯片包含上亿个晶体管，为了降低设计复杂性，通常把整个电路划分成若干个模块，将处理问题的规模缩小。划分时要考虑的因素包括模块的大小、模块的数目和模块之间的连线数等。,2019/6/3,5,二、布图规划 布图规划是根据模块包含的器件数估
4、计其面积，再根据该模块和其它模块的连接关系以及上一层模块或芯片的形状估计该模块的形状和相对位置。其优化目标是：电路性能，包括时延，噪声、串扰等，同时考虑P/G、Clock、Bus、Interconnect的可布性。布图规划中的模块为软模块。,2019/6/3,6,四、布线,布线阶段的首要目标是完成模块间的互连及连线满足时延要求。其次是在完成布线的前提下进一步优化布线结果，如连线总长最短、通孔数最少等。,2019/6/3,7,三、布局 布局的任务是要确定模块在芯片上的准确位置，其目标是在满足时延要求的前提下，尽量减小布线拥挤度、连线总长、芯片面积等。,五、压缩 压缩是布线完成后的优化处理过程，它
5、试图进一步减小芯片的面积。目前常用的有一维和二维压缩，较为成熟的是一维压缩技术。在压缩过程中必须保证单元相对位置不变、线网连接性不变、版图几何图形间不违反设计规则。 布图过程往往是一个反复迭代求解过程。必须注意布图中各个步骤算法间目标函数的一致性，前阶段要尽可能考虑到对后续阶段的影响。,2019/6/3,8,第三节 版图设计规则 一、设计规则的内容与作用 设计规则是集成电路设计与制造的桥梁。如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。 设计规则是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式给出的。 设计规则本身并不代表光刻、化学腐蚀、对准的极限
6、尺寸，它所代表的是容差的要求。,2019/6/3,9,二、设计规则的描述 自由格式：直接给出每个尺寸，每个被规定的尺寸之间没有必然的比例关系。 优：各尺寸可比较独立，可将尺寸定得合理。 缺：比较繁琐，每一个设计级别有一套数据。 规整格式：其基本思想是由Mead & Canway提出的。在这类规则中，把绝大多数尺寸规定为某一特征尺寸“”的倍数。 优：工艺变化时容易修改设计规则。 缺：不是所有尺寸都能作为“”的整倍数。,2019/6/3,10,1、宽度及间距： 关于间距： diff：两个扩散区之间的间距不仅取决于工艺上几何图形的分辨率，还取决于所形成器件的物理参数。如果两个扩散区靠得太近，在工作时
7、可能会连通，产生不希望出现的电流。,2019/6/3,11,Poly：取决于工艺上几何图形的分辨率。 Al：铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。,2019/6/3,12,2、接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1,2019/6/3,13,3、晶体管规则： 多晶硅与扩散区最小间距： 栅出头：，否则会出现S、D短路的现象。 扩散区出头：2，以保证S或D有一定的面积,2019/6/3,14,4、P阱规则： A1=4：最小P阱宽度 A2=2/6：P阱
8、间距， 当两个P阱同电位时，A2=2 当两个P阱异电位时，A2=6,2019/6/3,15,A3=3：P阱边沿与内部薄氧化区（有源区）的间距 A4=5：P阱边沿与外部薄氧化区（有源区）的间距 A5=8：P管薄氧化区与N管薄氧化区的间距,2019/6/3,16,第四节 版图描述语言CIF CIF是一种几何描述语言，它是美国加州理工学院中介形式的英文缩写：Caltech-Intermediate Form，是目前工业界广泛使用的一种标准数据格式。通过CIF解释程序在各种图形设备（绘图机、彩显）上输出版图，或者生成制版数据PG带去制版。下面简单介绍一下CIF的命令格式： CIF文件由一组CIF命令组
9、成，每条命令由分号隔开，每个文件的最后由结束命令结尾。,2019/6/3,17,2019/6/3,18,1掩膜层说明命令 L CD； CMOS扩散层/薄氧层 L CP； CMOS多晶硅层 L CC； CMOS接触孔层 L CM； CMOS第一层金属 L CN； CMOS第二层金属 L CS/CPP； CMOS P掩膜 L CW/CPW； CMOS P阱 L CG； CMOS覆盖玻璃孔,2019/6/3,19,2矩形命令 B 长度 宽度 中心坐标 方向； B 25 60 80 40；（图a） B 25 60 80 40 -1 1；（图b）,2019/6/3,20,3多边形 P x1 y1 x2
10、y2 x3 y3 ； 坐标按左手域排列，如下左图。对于中孔图形如下右图。,2019/6/3,21,4圆形 R 直径 圆心坐标； 5. 连线 W 线宽 x1 y1 x2 y2 x3 y3； 线宽相等，拐点坐标，线段两端点圆弧中心点坐标。,2019/6/3,22,6结束命令 E 7. 注释命令 （ ） 8. 图形符定义开始命令 DS 编号 a b ； 图形放/缩比例：a/b倍。 9图形符定义结束命令 DF；,2019/6/3,23,10. 图形符调用命令 先定义，后调用，可以嵌套。n为图形编号， 在DS中定义 。 C n T x y；图形符平移至x，y C n Mx； x方向镜象变换 C n My
11、； y方向镜象变换 C n R x y；图形旋转到指定方向, x，y表示方向坐标: （0，1）（1，0）（-1，0）（0，-1）,2019/6/3,24,第五节 版图电学参数计算 版图上的电学参数可以分为两大类：器件参数及寄生参数。下面简单介绍版图中常用的电学参数的估算方法。 一、电阻 一块宽度为W、厚度为T、长度为L的均匀导体的电阻为： 令：L=W，可得一正方形导体的电阻为： 则：矩形导电层的电阻可简单地由方块电阻 乘上导电层的长宽比：,2019/6/3,25,注意： 方块电阻值与方块的大小无关。 引入方块电阻后，各种材料的电阻值就可以表示成为与导体厚度无关的形式，仅与导电材料的长度和宽度有
12、关，而方块电阻可由工艺线的实际测量给出。,2019/6/3,26,1、电阻器电阻的计算方法： （1）当LW时，可以近似为LL1，总电阻：R=R （L/W）+2Rcon 其中Rcon为接触孔电阻。 （2）非矩形导体： 两边等宽的直角形： R=R1+Rconer+R2 =R（L1/W+1/2+L2/W） 将拐角的电阻用1/2R来计算。,2019/6/3,27,两边不等宽的直角形 R=R1+Rconer+R2 Rconer=R(0.46+0.1W1/W2）=R(0.46+0.1) 为：宽边比窄边 R=R（L1/W1+0.46+0.1+L2/W2）,2019/6/3,28,2. 分布电阻 （1）扩散区
13、电阻：计算方法同多晶硅，N+扩散层的R 一般要比P+扩散层的R 小一些。 （2）金属线电阻：计算方法同多晶硅，其方块电阻很小。 注意：多晶硅的R和与扩散层的R都与掺杂浓度有很大关系。因此，不同的工艺，其值可能大为不同。 （3）MOS管电阻：MOS 管的V-I特性是非线性的，有时为了估算可将MOS管等效为一个沟道电阻，只是它的阻值是由栅压控制的可变电阻：,2019/6/3,29,K：可以看作是MOS管的沟道方块电阻， 一般阻值 在500030000/范围内。 ox：SiO2介电常数， tox：栅SiO2层厚度 Vgs：栅源电压， Vt：MOS管开启电压 ：电子或空穴迁移率，对n管为n，p管为p，
14、其值随温度变化很大。 由于，n2.5p，P沟电阻约为N沟电阻的2.5倍。,2019/6/3,30,二、电容 平行板电容器的计算我们可以用下面的公式计算： 其中： 0是真空介电常数， ox是SiO2的相对介电常数，4.0 tox是介质SiO2的厚度 A是平行板的面积 令：C= 表示方块电容，单位是F/ 则：C= CA,2019/6/3,31,（1）单层连线电容,2019/6/3,32,电容估算公式 其中： w=导体宽度 h=绝缘体厚度 t=导体厚度 =绝缘体介电常数 在wt/2及th时， 上式得误差在10%以内。,2019/6/3,33,（2）多层导体电容,2019/6/3,34,三层金属的连线
15、电容,2019/6/3,35,连线电容一般是由连线引起的寄生电容。例如：金属与衬底、金属与多晶硅、金属与扩散区、不同层金属之间、同层金属之间、多晶硅与衬底等等都会形成寄生电容。 连线层的电容可直接对每一连线的几何形状选用适当参数公式而计算得到。然而，对一个大电路系统而言，仍须要耗费相当多的计算量，因此较常用的方式为先计算导体面积，再依照导体大小及布线密度，乘上比例因子。,2019/6/3,36,3、MOS器件电容 MOS器件存在两种电容：栅电容、扩散电容,2019/6/3,37,（1）栅电容：Cg 栅极到衬底电容 Cgb=CA 栅到源、漏电容 Cgs、Cgd 总的栅电容应为 Cg=Cgb+Cgs+Cgd 其中：Cgb 栅极到衬底电容 Cgs 栅到源电容 Cgd 栅到漏电容,2019/6/3,38,MOS晶体管在三个不同操作范围内的栅极电容特性 截止区（VgsVds） ： 饱和区（Vgs-VtVds）： Cgd=0，Cgs=,2019/6/3,39,MOS栅极电容近似值,2019/6/3,40,（2）扩散电容：Cd 扩散电容主要是由源、漏扩散区与衬底或P阱之间形成的PN结电容。它由两部分组成：扩散区底面结电容和周边电容。 Cd=Cja（ab）+Cjp（2a+2b） 其中：Cja 每平方m的结电容 Cjp 每m长度的周边电容 a 扩散区宽度 b 扩散区长度,2019/6/3,41,
