《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-7 chap.7-1》由会员分享，可在线阅读，更多相关《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-7 chap.7-1（155页珍藏版）》请在金锄头文库上搜索。
1、第7章 时序逻辑电路的分析与设计,Chapter 7. 本章任务,1.学习时序逻辑电路的分析方法； 学习时序逻辑电路的设计方法； 学习中规模集成电路的应用设计； 计数器,寄存器，移位寄存器, 顺序脉冲发生器等;,1.Definition of sequential Logical circuits,时序逻辑电路是一种在任何时刻的输出, 不仅取决于该时刻电路的输入,而且与电路过去的输入有关的逻辑电路.因此时序逻辑电路必须具有存储功能.,2.时序逻辑电路的特点,(1).除了有组合逻辑电路以外,还有存储电路, (由F.F.组成)具有记忆过去输入信号的能 力; (2).存储电路的状态反馈到输入端与输入
2、信 号共同决定电路的输出.,Sec.7.1 时序逻辑电路的分析方法,J-K F.F. Applications:,1,1,1,The nonoverlapping clock,J-K F.F. Applications:波形图,Q0,CLK,Q0,J K,CP1 CP2,1 2 3 4 5 6 7 8,D-F.F. J-K F.F.,k,J,1. 时序逻辑电路的结构框图,时序逻辑电路的结构框图,Combination Logic,Memory Unit Logic,Xi,Yk,Zm,WL,2.Sequence Logical circuit described Method:,(1)outpu
3、t equation: Y(tn) = F x(tn), w(tn) (2)Driving equation: w(tn+1)=HZ (tn),W (tn) (3)state equation: z(tn) =Gx(tn), w(tn),Sequence Logical circuit Discrete form,(1)output equation: Y = F x, w (2)Driving equation: w =HZ ,W (3)state equation: z =Gx, w,3.时序逻辑电路分析的目的:,The goal of sequential circuit analysi
4、s is: to determine the next state and output function so that the behavior of a circuit can be predicted.,4.Analysis Steps:,The analysis of a clocked synchronous state machine has three steps: (1)Determine the next-state and output function F and G. (2)Use F and G to construct a state/output table t
5、hat completely specifies the next state and output of the circuit for every possible combination of current state and input. (3)(Optioned)Draw a state diagram that presents the information from the previous step in graphical form.,Sequence circuit Analysis Steps:,1.由给定的时序电路写出: 各F.F.含有时钟意义的特性方程; 激励方程
6、(或驱动方程)即F.F.驱动信号表达式; 电路的输出方程. 2.将各驱动方程代入对应F.F.的特性方程,求各F.F.的状态方程;并标明时钟条件,从而得到整个时序电路的状态方程组; 3.由状态方程和输出方程得出该电路的状态转换真值表并检查电路能否自启动; 4.根据状态转换真值表画出状态转换图和时序图; 5.分析电路的功能.,花硬.P.1,Analysis of state machines with D-f.f.,En,CLK,Output,Next state logic,State memory,Output logic G,F,Input,State diagram correspondi
7、ng to the state machine,A,C,D,B,En=1,En=1,En=1,En=1,(F) Max=1,En=1,Max=0,En=1,En=1,Max=0,Max=0,Redrawn Logic diagram for a clocked synchronous state machine,Digital-2,p.87,F,Input,Moore type state machine,A,B,C,D F=1,En=1,En=1,En=1,En=1,En=0,En=0,En=0,En=0,Sec.7.2.Synchronous Moore type,CLK,花硬,p.43,
8、例1.,F.F. Output.,0,0,1,1,1,CLR,例1.分析上述电路的逻辑功能。,解：.写出时钟方程、驱动方程、输出方程 时钟方程： CP0CP1CP 驱动方程： J0Q1 J1Q0 K01 K11 输出方程：BQ1 .写出状态方程并标明时钟条件 JK F.F.的特性方程： Qn1JQnKQn 求状态方程： Q0n1(Q1n)(Q0n)（）- . Q1n1(Q1n) Q0n（）- .,-表示时钟的下降沿。,.列出状态转换真值表 设初始状态为 Q1nQ0n00 . 画出状态转换图和时序图,00,01,10,11,1,1,0,0,CLK,0 0 0 1 1 0 1 1,Q1n Qn,Q
9、1n+1Q0,0 1 1 0 0 0 0 1,例1. Timing waveform,Q0,Q1,B,CLK,1 2 3 4 5 6 7 8,Synchronous Moore type状态转换图,00,01,10,11,自启动,起始状态,/0,/1,/0,/1,例2. Synchronous Moore type,返回,Gate Output type,图5.2.2 图5.2.1电路的状态转换图,返回,图7.2.3 图7.2.1电路的时序图 例2. Synchronous Moore type waveform,返回,例3.Mealy type synchronous,返回,花硬.P.49,
10、二、Mealy Type Sequential Circuits Analysis,.写出驱动方程、输出方程： 驱动方程： D1Q1 D2AQ1Q2 输出方程： yAQ1Q2AQ1Q2 .求出状态方程： D-F.F.的特征方程： Qn+1D Qn+1(Q1n) Qn+1AQ1Q2 .写出状态转换表,.写出状态转换表,设：初始状态为Q2Q100， 注意：输出状态发生的时间： 输出方程： yAQ1Q2AQ1Q2 当 A = 0 时: Q1Q2 = 11 Y=1 当 A = 1 时: Q1Q2 = 00 Y=1,CLK,A,Q2n Q1n,Q2n+1 Q1n+1,Y,0 0 0 0,0 0 0 1
11、1 0 1 1,0 1 1 0 1 1 0 0,0 0 0 1,1 1 1 1,0 0 1 1 1 0 0 1,1 1 1 0 0 1 0 0,1 0 0 0,当 A = 0 时,当 A = 1 时,.画出电路的状态转换图,.画时序波形图,1. 2. 3. 4. 5. 6. 7.,A = 0,Y,Sec7.3 Analysis Method of Asynchronous Sequence circuit,Analysis Method of Asynchronous Sequence circuit :,The special problems of Asynchronous Sequenc
12、e circuit : (1)异步时序电路中,F.F.时钟不是全部接于同一CLK脉冲源,因此电路的状态方程必须将每个F.F.的时钟信号作为一个变量写入; (2)此状态方程所表示的逻辑功能只有在它的CLK输入触发信号到来时才起作用,并且只有F.F.边沿到来时状态方程 才成立,这决不是一个CLK变量与其它变量相与的逻辑关系.,花硬,P.40,The analysis method of asynchronous sequential circuits,The difference of asynchronous & synchronous: There are more than one CLK
13、signals from the configuration of circuit, or using the output of previous F.F. as a CLK signal for the last F.F.,Moore type: Asynchronous sequential circuit,花硬.P.54,F.F.1,F.F.2,F.F.3,F.F. Output type,The true table of state transition,态序NO. Q3 Q2 Q1 CP3=CP CP2=Q1 CP1=CP 0 0 0 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 0 0 0 0,state transition DIAGRAM,000,001,010,011,100,图5.2.6 例5.2.4的异步时序逻辑电路,Gate Output type,Sec7.4 Registers and Shift Registers,Registers Categorized:,1.Data Register； 2. shift register； .Serial In/Serial out shift register . Serial In/parall
