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1、37582Z4,主编,第4章 时序逻辑电路,4.1 加法器 4.2 比较器 4.3 编码器 4.4 译码器 4.5 数据选择器 4.6 数据分配器,4.1.1 半加器加器,1.半加器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7.创建模块符号 8.问题分析,1.半加器的原理,在不考虑来自低位进位信号的情况下，将两个1位二进制数相加，称为半加。能够实现半加运算的电路称为半加器。,2.设计要求,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,5.编译仿真,6.硬件实现,首先是将引脚与硬件对应的引脚关系锁定，选择菜单
2、AssignmentsPins，出现Assignment Editor对话框。,7.创建模块符号,创建模块符号时，先打开已编译成功的文件HalfAdderbdf，然后选择菜单FileCreateUpdateCreate Symbol Files for current File，完成当前文件HalfAdderbdf符号的创建。,8.问题分析,4.1.2 全加器,1.全加器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7.创建模块符号 8.问题分析,1.全加器原理,在两个多位二进制数相加时，除了最低位以外，每一位都考虑来自低位的进位信号，这种运算称为全加。,2.设计
3、要求,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,5.编译仿真,6.硬件实现,7.创建模块符号,创建模块符号时，先打开已编译成功的文件FullAdderbdf，然后选择菜单FileCreateUpdateCreate Symbol,8.问题分析,4.1.3 4位串行进位加法器,1. 4位串行进位加法器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7.问题分析,1. 4位串行进位加法器原理,两个多位数相加时每一位都是带进位相加的，因而必须使用全加器。,2.设计要求,对4位串行进位加法器进行功能仿真和时序仿真，然
4、后对仿真的结果进行分析，特别是时序仿真的时序问题和毛刺现象问题。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,建立工程的步骤方法与上文一样，这里的工程命名为SerialAdder。并将上一节设计的半加器FullAdderbdf文件添加到此工程中。,5.编译仿真,工程设置好后，进行全程编译。,6.硬件实现,首先是将引脚与硬件对应的引脚关系锁定，在需要锁定的节点名处，双击引脚锁定区Location，在列出的引脚号中进行选择，锁定引脚编号。,7.问题分析,这里设计的4位串行进位加法器，从功能上已经满足了要求，验证了多位加法器可以通过全加器的级联
5、实现。,4.1.4 4位超前进位加法器,1. 4位超前进位加法器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7.创建模块符号 8.问题分析,1. 4位超前进位加法器原理,所谓超前进位加法器，就是通过逻辑电路提前得出每一位全加器的进位输入信号。,2.设计要求,对4位超前进位加法器进行功能仿真和时序仿真，然后对仿真的结果进行分析，对比串行进位加法器的时序，观察延时情况。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,建立工程的步骤方法与上文一样，这里的工程命名为FastCarryAdder_4bit。,5.编译仿
6、真,工程设置好后，进行全程编译。,6.硬件实现,引脚关系的锁定与全加器的完全相同。,7.创建模块符号,把FastCarryAdder_4bitbdf文件创建为FastCarryAdder_4bitbdf的模块符号，如图428所示。,8.问题分析,这里设计的4位超前进位加法器与4位串行进位加法器从功能上相比，最大的区别是输出稳定状态的延时时间不同，前者节省2ns的时间。,4.2.1 1位比较器,1. 1位比较器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7. 问题分析,1. 1位比较器原理,1位数值比较器的输入、输出信号的因果关系是：输入信号是两个要进行比较的l位
7、二进制数，现用A、B表示。,2.设计要求,设计一个1位数值比较器，并对其进行功能仿真、时序仿真和硬件验证。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,启动Quartus软件，在Quartus II管理器窗口中选择菜单FileNew Project Wizard，进入新建工程向导。,5.编译仿真,工程设置好后，进行全程编译。选择ProcessingStart Compilation命令，或单击编译器快捷方式按钮XC4A1.TIF启动全程编译。,6.硬件实现,首先是将引脚与硬件对应的引脚关系锁定，单击工具栏中的XC4A4.TIF按钮，出现A
8、ssignment Editor对话框。,7.问题分析,一位比较器只是实现了单纯的两位数的比较，但是在实际应用中往往是多位数的比较，而要实现多位数的比较，希望可以通过一位比较器的级联来实现。,4.2.2 4位扩展比较器,1. 4位扩展比较器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7问题分析,1. 4位扩展比较器原理,这里要设计的4位数值比较器是具有7485功能的比较器。,2.设计要求,设计一个具有7485功能的数值比较器，并对其进行功能仿真、时序仿真和硬件验证。,3.硬件环境,这里所使用的硬件资源与1位全加器的资源是完全一样的。,4.建立工程,根据以上原理可
9、以得到4位扩展比较器电路图，如图436所示。,5.编译仿真,工程设置好后，进行全程编译。编译通过后，再进行仿真。,6.硬件实现,编译成功后，Quartus将生成编程数据文件pof数据文件，通过下载电缆将编程文件下载到开发装置中。,7.问题分析,对于比较器的设计已经掌握了它的设计方法，那么对于它的应用，有哪些呢？或者如何应用呢？下一章将讲解一个实例。,4.3.1 二进制编码器,1. 二进制编码器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7问题分析,1. 二 进 制 编 码 器 原 理,二进制编码器是对2n个输入进行二进制编码的组合逻辑器件，按输出二进制位数称为n
10、位二进制编码器。,2.设计要求,设计一个8线3线的二进制编码器，并进行功能仿真和时序仿真。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,启动Quartus软件，新建工程命名为CodeGeneral_KG-*383line,选择MAX II系列中的EPM240T100C5芯片。,5.编译仿真,工程设置好后，进行全程编译。编译通过后，再进行仿真。,6.硬件实现,按照确定的引脚编号完成引脚锁定操作，引脚锁定如图445所示。,7.问题分析,通过8线3线编码器的实验，掌握了编码器的设计方法，但是也发现一个问题，即在任意时刻，只能对一个输入信号进行编
11、码，不允许有两个或两个以上输入信号同时存。,4.3.2 8线 3线扩展优先编码器,1.带扩展端的优先编码器的原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7.创建模块化符号 8.问题分析,1. 带扩展端的优先编码器原 理,前面讲的编码器，输入信号都是互相排斥的。,2.设计要求,设计一个3位二进制带扩展端的优先编码器，要求尽量精减所用的逻辑器件数量。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,启动Quartus软件，新建工程命名为code83line，选择MAX II系列中的EPM240T100C5芯片。,5
12、.编译仿真,工程设置好后，进行全程编译。编译通过后，再进行仿真。,6.硬件实现,按照确定的引脚编号完成引脚锁定操作。,7.创建模块符号,图4-51 8线、3线带控制端的优先编码器模块符号,8.问题分析,本节设计的8线3线带控制端的优先编码器(见图451)可以解决上一节普通二进制优先编码器存在的各输入信号间互相排斥的缺点，并且添加了级联时用的控制端。,4.3.3 其他编码器,1. 二、十进制编码器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7. 问题分析,1. 二、十进制编码器原 理,能实现二、十进制编码的电路称为二、十进制编码器，其工作原理与二进制编码器并无本质
13、区别。,2.设计要求,设计一个8421 BCD码优先编码器，要求尽量精减所用的逻辑器件数量。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,启动Quartus软件，新建工程命名为codeCD#*2210line，选择MAX II系列中的EPM240T100C5芯片。,5.编译仿真,工程设置好后，进行全程编译。编译通过后，再进行仿真。,6.硬件实现,按照确定的引脚编号完成引脚锁定操作。,7.问题分析,二、十进制编码器是用4位二进制代码来表示09这10个状态的，所以如果任意取其中的10个状态并按不同的次序排列，则可以得到许多不同的编码。,4.4
14、.1 二进制译码器,1. 二进制译码器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7. 问题分析,1. 二进制译码器原 理,把二进制代码的各种状态，按其原意翻译成对应输出信号的电路，叫做二进制译码器，也称为变量译码器，因为它把输入变量的取值全翻译出来了。,2.设计要求,根据3线8线译码器的真值表及逻辑表达式设计一个3线8线译码器，利用Quartus对所设计的译码器进行功能仿真及时序仿真，并在硬件上用3个按键控制8个发光二极管的亮灭，以此来验证3线-8线译码器的逻辑关系。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建
15、立工程,启动Quartus软件，新建工程命名为Decode_38line，选择MAX II系列中的EPM240T100C5芯片。,5.编译仿真,工程设置好后，进行全程编译。编译通过后，再进行仿真。,6.硬件实现,输入信号A0、A1和A2分别接板上的按键K01、K03和K05，数据输出信号需要用发光二极管L01L08显示出来。,7.问题分析,在本节我们设计了一个3位二进制译码器，它用于对3位二进制译码器的译码。但,4.4.2 3位二进制扩展译码器,1. 3位二进制扩展译码器原理 2.设计要求 3.硬件环境 4.建立工程 5.编译仿真 6.硬件实现 7.创建模块化符号 8.问题分析,1. 3位二进
16、制扩展译码器原 理,上一节中我们设计了不带控制端的二进制译码器，为了方便芯片的级联，我们给电路添加控制端。,2.设计要求,根据以上所列的的真值表及逻辑表达式设计一个带控制端的3线-8线译码器，利用Quartus对所设计的译码器进行功能仿真及时序仿真。,3.硬件环境,设计在CPLD开发装置上实现，CPLD型号为EPM240T100C5。,4.建立工程,启动Quartus软件，新建工程命名为Decode_38line，选择MAX II系列中的EPM240T100C5芯片。,5.编译仿真,工程设置好后，进行全程编译。编译通过后，再进行仿真。,6.硬件实现,数据输入信号A2、A1和A0分别接板上的按键K01、K03和K05，控制端输入信号S1、S2和S3分别接K02、K04、K06。,7.创建模块符号,图4-12 带控制端的3线-8线译码器模块符号,8.问题分析,本节我们设计了一个带控制端的3线-8线译码器，这种3线-8线译码器证与集成3线8线译
