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2、逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。,3、熟练掌握同步时序逻辑电路的设计方法,4 时序逻辑电路,4,4.1 触发器,4.1.1 RS触发器 4.1.2 JK触发器 4.1.3 D触发器 4.1.4 T触发器 4.1.5 触发器之间的转换4.1.6 锁存器,4 时序逻辑电路,5,触发器（Flip-Flop，简称为FF）在数字电路或数字系统，是用来存储1位二进制信息的基本单元电路，具有记忆功能。,触发器的特点： （1）具有两个稳定且互补（相反的）输出，即0和1； （2）在输入信号作用下，触发器可以从一种状态转换成另一种状态，这个变化的过程称为触发器的翻转。 （3）输入信号取消后，
3、触发器能够将得到的新状态保存下来，即完成记忆功能。,4.1 触发器,6,反馈,Q端的状态定义为电路输出状态。,电路有两个互补的输出端,初态（现态）；次态,0态；1态,电路具有记忆1位二进制数据的功能。,4.1 触发器,7,（1）按触发方式分：电平触发、主从触发及边沿触发等； （2）按逻辑功能分：RS触发器、D触发器、JK触发器、T触发器等； （3）根据存储数据的原理不同可分为：静态触发器和动态触发器两类。,触发器的分类,静态存储器按照电路的自锁状态存储数据；动态存储器根据内部结构中电容上存储的电荷来存储数据，存储电荷为“1”，无存储电荷为“0”。,4.1 触发器,8,4.1.1 RS触发器（R
4、eset-Set Flip-Flop）,1. 基本SR触发器,初态：R、S信号作用前Q端的状态，初态用Q n表示。,次态：R、S信号作用后Q端的 状态次态用Q n+1表示。,9,1) 工作原理,状态不变,0,0,若初态 Q n = 1,1,0,1,1,1,1,1,SD=1、RD=1,4.1.1 RS触发器（Reset-Set Flip-Flop）,10,无论初态Q n为0或1，基本RS触发器的次态为为1态。 信号消失后新的状态将被记忆下来。,SD=0、RD=1,置1,4.1.1 RS触发器（Reset-Set Flip-Flop）,置位信号,11,无论初态Q n为0或1，基本RS的次态为0态。
5、 信号消失后新的状态将被记忆下来。,SD=1 、 RD=0,置0,4.1.1 RS触发器（Reset-Set Flip-Flop）,复位信号,12,1,1,0,0,无论初态Q n为0或1，触发器的次态 、 都为1 ,与触发器的定义不符。,状态不确定,约束条件: S+R = 1,由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。,SD=0 、 RD=0,4.1.1 RS触发器（Reset-Set Flip-Flop）,13,触发器动作特点（翻转特点 ）：,触发器的状态由输入电平信号决定，输入信号在全部作用时间里都能直接改变输出端和的状态，因此也称其为电平控制的触发器。,4.1.
6、1 RS触发器（Reset-Set Flip-Flop）,14,触发器逻辑功能的描述：特性表；特性方程；状态图,、,特性表（Characteristic Table）,基本RS触发器特性表,特性方程（Characteristic Equation）,基本RS触发器特性方程,4.1.1 RS触发器（Reset-Set Flip-Flop）,15,状态转换图（状态图）：,基本RS触发器状态图,4.1.1 RS触发器（Reset-Set Flip-Flop）,16,逻辑符号,由或非门构成的基本RS触发器,4.1.1 RS触发器（Reset-Set Flip-Flop）,17,2. 钟控RS触发器（同
7、步RS触发器）,电路结构,基本RS触发器,使能信号控制门电路,4.1.1 RS触发器（Reset-Set Flip-Flop）,18,2、工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1= ,CP=1：,CP=0：,状态发生变化。,状态不变,4.1.1 RS触发器（Reset-Set Flip-Flop）,19,同步RS触发器的逻辑功能,特性表,特性方程,4.1.1 RS触发器（Reset-Set Flip-Flop）,20,状态图,动作特点：触发器只能在期间翻转，在期间是否翻转还要取决于输入信号,4.1.1 RS触
8、发器（Reset-Set Flip-Flop）,21,逻辑符号,4.1.1 RS触发器（Reset-Set Flip-Flop）,22,主从RS触发器,电路结构,逻辑符号,动作特点：主从RS触发器的是在为高电平时，按照输入信号、的电平主触发器动作，从触发器状态不变；当为低电平时，主触发器状态不变，从触发器按照主触发器预先存储的状态动作。,4.1.1 RS触发器（Reset-Set Flip-Flop）,23,4.1.2 JK触发器（J-K Flip-Flop）,电路结构,1.同步JK触发器,动作特点：基本上与钟控RS触发器相同，在时钟脉冲期间内触发器可能动作 。,24,特性表,特性方程：,基本
9、上与钟控RS触发器主要区别是在于当JK=11时，触发器的次态与现态相反。,4.1.2 JK触发器（J-K Flip-Flop）,25,状态图,逻辑符合,4.1.2 JK触发器（J-K Flip-Flop）,26,2.主从JK触发器,电路结构：,主从JK触发器看成主从RS触发器来分析：,特性方程、特性表、状态图与同步JK触发器相同,4.1.2 JK触发器（J-K Flip-Flop）,27,动作特点：触发器的动作分两步。第一步，在CP=1高电平期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；第二步，CP下降沿到达时从触发器按照主触发器的状态翻转，即触发器的翻转发生在CP的下降沿。
10、,逻辑符合,4.1.2 JK触发器（J-K Flip-Flop）,28,一次变化现象,4.1.2 JK触发器（J-K Flip-Flop）,29,逻辑符合,图中C1端的小圆圈表示的下降沿触发；方框内的“”表示该触发器为边沿触发器。输出端无延迟输出符号，说明边沿触发JK触发器转换和接收输入信号同时动作。,常用的下降沿触发的集成边沿JK触发器74LS73A，集成芯片上有两个相同的边沿JK触发器。,集成边沿JK触发器,4.1.2 JK触发器（J-K Flip-Flop）,30,3.边沿JK触发器,边沿JK触发器的特点：触发器的状态取决于上升沿或下降沿时的输入信号，而在或期间，输入信号发生任何变化对触
11、发器状态都没有影响。 边沿JK触发器的特性方程、特性表与主从JK触发器完全相同。,4.1.2 JK触发器（J-K Flip-Flop）,31,例: 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。,4.1.2 JK触发器（J-K Flip-Flop）,32,4.1.3 D触发器,1. 同步D触发器,国标逻辑符号,电路图,在同步RS触发器中，可以在R和S之间连接一个非门，使R和S互反。触发器变为一个输入信号，通常表示为D，这种触发器称为钟控D触发器或同步D触发器。（无约束条件）,33,D锁存器的功能表,逻辑功能,特性方程,状态转换图,4.
12、1.3 D触发器,34,2. 主从D触发器,电路结构和逻辑符合,当CP=1时，主触发器接收输入信号的信息,从触发器被封锁，输入信号不会影响输出端的状态，触发器保持原来状态不变;当CP从高电平变为低电平时，主触发器被封锁，从触发器接收主触发器送过来的输入信号的信号;当CP=0时，主触发器封锁，触发器将维持原来的状态不变。 主从D触发器的逻辑功能与钟控D触发器相同，但主从D触发器的翻转发生在时钟脉冲的下降沿到来时。,4.1.3 D触发器,35,3. 边沿D触发器,逻辑符合,逻辑功能和动作特点与主从D触发器相同,工作波形,异步输入端直接置1,异步输入端直接置0,4.1.3 D触发器,36,4.1.4
13、 T触发器,逻辑符号,T触发器又叫反转触发器，它是逻辑设计中常遇到的另一种触发器。它只有一个置位信号T输入端。其逻辑功能是：T=0时，时钟脉冲加入后（有效边沿到来时）触发器的状态不变；T=1时，时钟脉冲加入后触发器状态翻转。,特性表,37,特性方程,状态转换图,在T触发器中，若T=1令，则电路便成了T触发器,4.1.4 T触发器,38,4.1.5 触发器之间的转换,由于目前生产的集成触发器只有JK和D型两种，如果需要使用其他逻辑功能的触发器，可以利用逻辑功能的转换方法，将D或JK触发器转化成所需的功能的触发器。,触发器之间的转换，就是利用一个已有的触发器和适当的逻辑门电路配合，实现另一类型触发
14、器的功能。,转换的方法和步骤：,（1）写出已有触发器和带求触发器的特性方程； （2）变换带求触发器的特征方程，使其在形式上与已有触发器的特性方程一致； （3）根据变量相同，系数相等，方程一定相等的原则，写出二者输入信号之间的关系； （4）画出电路图。,39,转换为T触发器,JK触发器转换为D触发器,JK触发器转换为T触发器,4.1.5 触发器之间的转换,40,JK触发器转换为SR触发器,D触发器转换为JK触发器,4.1.5 触发器之间的转换,41,D触发器转换为T触发器,D触发器转换为RS触发器,若令,，则D触发器转换为T触发器,注：新触发器具有已有触发器的触发特性,4.1.5 触发器之间的转
15、换,42,例: 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。,4.1 触发器,43,4.2 时序逻辑电路概述,4.2.1 时序逻辑电路的特点和结构,4.2.2 时序逻辑电路的分类,4.2 时序逻辑电路概述,44,4.2 时序逻辑电路概述,4.2.1 时序逻辑电路的结构和特点,结构特点: *电路由组合电路和存储电路 组成。 *电路存在反馈。,功能特点: 任一时刻的输出不仅取决于该时刻的输入信号，而且还与电路原来的输入和状态有关。,决定,45,1.描述电路输出信号与其他信号之间关系，称为输出方程。,2.描述存储电路输入信号与其他信号之间
16、关系，称为驱动方程（激励方程）,3.描述时序电路状态信号与其他信号之间关系，称为状态方程。,4.2 时序逻辑电路概述,46,4.2.2 时序逻辑电路的分类,时序电路,1.按CP分,4.2 时序逻辑电路概述,47,2.按电路输出信号的特性分,摩尔型（Moore）：输出信号仅取决于存储电路的状态。,米利型（Mealy）：,输出信号不仅取决于存储电路的状态，而且还取决于电路的输入信号。,3.按逻辑功能分,按逻辑功能分类，时序电路可为计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。,4.2 时序逻辑电路概述,48,摩尔型（Moore）,米利型（Mealy）,4.2 时序逻辑电路概述,49,4.3 时序逻辑电路的分析,4.3.1 时序逻辑电路的分析方法与步骤,4.3.2 时序逻辑电路的分析举例,4.3 时序逻辑电路的分析,
