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1、第4章 触发器,4.1 基本RS触发器 4.2 同步RS触发器 4.3 D触发器 4.4 JK触发器,图4-1 与非门组成的基本RS触发器和逻辑符号 a）逻辑图 b）逻辑符号,1.逻辑电路构成及逻辑符号,4.1.1 与非门组成的基本RS触发器,4.1 基本RS触发器,基本RS触发器是构成各种功能触发器的最基本单元,置1端，也称置位端。,置0端，也称复位端。,工作原理,2. 工作原理,0,1,1,1 1,0,触发器被置 0,2. 工作原理,1,0,0,1 1,1,触发器被置 1,2. 工作原理,G1 门输出,G2 门输出,2. 工作原理及逻辑功能,基本RS触发器具有置0、置1、保持的逻辑功能。,
2、3.特性表,4.特性方程,结合特性表和卡诺图写出。,现态指触发器在输入信号变化前的状态，用Qn表示。,次态指触发器在输入信号变化后的状态，用Qn+1表示。,5.状态转换图,图中两个小圆圈分别表示触发器的“0”和“1”两个状态，箭头表示状态转换情况，箭头旁的标注表示状态转换对输入条件的要求。,6.波形图（时序图）,不允许后如果二个输入端同时变为高电平，触发器输出状态不定。,波形分析举例,解：,初态为 0，故保持为 0。,4.1.2 或非门组成的基本RS触发器,当RD=0、SD=1时，触发器置1； 当RD=1、SD =0时，触发器置0； 当RD=SD=0时，触发器保持原状态不变； 当RD= SD
3、=1时触发器的输出都为0，这种情况是不允许的。 约束条件：RDSD=0。,输入端为高电平有效。,图4-6 或非门组成的基本RS触发器和逻辑符号,4.2.1 同步RS触发器的逻辑功能,1.逻辑电路构成及逻辑符号,4.2 同步RS触发器,图4-7 同步RS触发器和逻辑符号, CP = 0 时，G3、G4 被封锁，输入信号 R、S 不起作用。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。, CP = 1 时，G3、G4 解除封锁，将输入信号 R 和 S 取非后送至基本 RS 触发器的输入端。,2.工作原理,0,1,1,1,2.工作原理,表4-2 同步RS触发器的特性表,CP=1期间有效,
4、3. 状态转换图及波形图,图4-9 同步RS触发器状态转换图,【例4-3】已知CP、S和R的波形如图4-10所示，试画出该同步RS触发器相应的输出工作波形。已知触发器的初态为0状态。,置1,置0,置1,置0,置1,保持,保持,保持,保持,保持,给时序逻辑电路加时钟脉冲的目的是统一电路动作的节拍。对触发器而言，在一个时钟脉冲作用下，要求触发器的状态只能翻转一次。而同步RS触发器在一个时钟脉冲作用下，触发器的状态可能发生两次或两次以上的翻转，这种现象称为空翻。,4.2.2 同步RS触发器的空翻现象,在CP=时，输入RS多次变化，导致输出多次变化。,空翻有害，为克服该现象，必须对触发器进行改进，产生
5、了主从式、边沿式触发器,4.3 D触发器,4.3.1 同步D触发器,1.逻辑电路构成及逻辑符号,图4-12 同步D触发器和逻辑符号,为了避免同步RS触发器同时出现R和S都为1的情况， 在R和S之间接入非门G5，即构成D触发器。,2.工作原理,在CP=1时，G3、G4解除封锁，触发器可接收输入端的信号。当D=1时，触发器翻到1状态，即Q n+1=1。D=0时，触发器翻到0状态，即Q n+1=0。,特 性 表,特性方程,Qn+1 = D,CP=1期间有效,图4-14 同步D触发器状态转换图,3.集成锁存器74LS373简介,图4-16 74LS373逻辑功能示意图,是Q三态输出控制端，低电平有效，
6、即 加低电平时输入数据能到达输出端， 加高电平时，8个输出均呈高阻态。,CP是8个锁存器的锁存控制输入端，CP下降沿锁存数据并在CP低电平时保持数据，CP为高电平时不锁存，输入数据直达输出端。,4.3.2 边沿D触发器,1.逻辑功能,边沿触发器只有在时钟脉冲CP上升沿或下降沿到来时刻接收输入信号，这时，电路才会根据输入信号改变状态，而在其他时间内，电路的状态不会发生变化，从而提高了触发器的工作可靠性和抗干扰能力。边沿触发器没有空翻现象。,逻辑符号：,D为信号输入端，框内“”表示动态输入，它表明用时钟脉冲CP上升沿触发，所以叫边沿D触发器。它的特性表、驱动表和特性方程与前面讨论的同步D触发器相同
7、，但边沿D触发器只有CP上升沿到达时才有效。其特性方程如下：,Q n+1=D (CP上升沿到达时刻有效),2.介绍边沿D触发器CT74LS74,（1）逻辑符号：,74LS74芯片由两个独立的上升沿触发的维持阻塞D触发器组成,（2）功能表：,Q n+1,Q n,2.介绍边沿D触发器CT74LS74,Q n+1,Q n,主要功能,（1）异步置0。当 =0、 =1时，触发器置0，Q n+1=0，它与时钟脉冲CP及D端的输入信号没有关系，这也是异步置0的来历。 称为异步置0端，又称为直接置0端，低电平有效。,（2）异步置1。当 =1、 =0时，触发器置1，Q n+1=1，它与时钟脉冲CP及D端的输入信
8、号没有关系。 称为异步置1端，又称为直接置1端，低电平有效。,2.介绍边沿D触发器CT74LS74,Q n+1,Q n,主要功能,（3）置0。当 = =1时，如D=0，则在CP由0正跃到1时，触发器置0，Q n+1=0。由于触发器的置0和CP到来同步，因此，又称为同步置0。,（4）置1。当 = =1时，如D=1，则在CP由0正跃到1时，触发器置1，Q n+1=1。由于触发器的置1和CP到来同步，因此，又称为同步置1。,（5）保持。当 = =1时，在CP =0时，这时不论D端输入信号为0还是为1，触发器都保持原来的状态不变。,【例4-4】已知上升沿触发边沿D触发器的输入波形分别如图4-19a和图
9、4-19b示，设触发器初态为0，试画出输出波形。,图4-19a,图4-19b,4.4 JK触发器,4.4.1 同步JK触发器,1.逻辑电路构成及逻辑符号,克服同步RS触发器在R=S=1时候出现不定状态的另一种方法是将触发器输出端Q和 的状态反馈到输入端，这样，G3和G4的输出不会同时出现0，从而避免了不定状态的出现,图4-20 同步JK触发器逻辑图和逻辑符号,2.工作原理,在CP=0时，G3、G4被封锁，二个门都输出1，触发器保持原状态不变。 在CP=1时，G3、G4解除封锁，输入J、K和Q、 端的信号可控制触发器的状态。,当J=K=0时， ；J与K相反时， 状态随J；J=K=1时， 。,表4
10、-7 同步JK触发器的特性表,特性表,特性方程,驱动表,0 ,无约束条件,状态转换图,0 1,J = 0 K =,1 , 1, 0,J = 1 K =,J = K = 0,J = K = 1,4.4.2 边沿JK触发器,1.逻辑功能,逻辑符号：,J、K为信号输入端。框内“”左边加小圆圈“”表示逻辑非的动态输入，它表示用时钟脉冲CP的下降沿触发。边沿JK触发器的特性表、驱动表和特性方程和前面讨论的同步JK触发器相同。但边沿JK触发器只有在CP下降沿到达时才有效。,2.介绍集成边沿JK触发器74LS112,（1）逻辑符号：,（2）功能表：,74LS112芯片由两个独立的下降沿触发的边沿JK触发器组
11、成,Q n+1,Q n,Q n,2.介绍集成边沿JK触发器74LS112,（2）功能表：,Q n+1,Q n,Q n,（1）异步置0。当 =0、 =1时，触发器置0，Q n+1=0，它与时钟脉冲CP及JK端的输入信号没有关系。 称为异步置0端，又称为直接置0端，低电平有效。,（2）异步置1。当 =1、 =0时，触发器置1，Q n+1=1，它与时钟脉冲CP及JK端的输入信号没有关系。 称为异步置1端，又称为直接置1端，低电平有效。,（3）保持。当 = =1时，如J=K=0时，触发器保持原来的状态不变。即使在CP下降沿作用下，电路状态也不会改变，Q n+1=Q n,2.介绍集成边沿JK触发器74L
12、S112,（2）功能表：,Q n+1,Q n,Q n,（4）置0。当 = =1时，如J=0，K=1时，在CP下降沿作用下，触发器翻到0状态，即置0， Q n+1=0。,（4）置1。当 = =1时，如J=1，K=0时，在CP下降沿作用下，触发器翻到1状态，即置1， Q n+1=1。,（6）翻转。当 = =1时，如J=K=1时，则每输入1个CP的下降沿，触发器的状态变化一次 ， Q n+1= 。,【例4-5】已知下降沿触发边沿JK触发器的输入波形如图4-25示，设触发器初态为0，试画出输出波形。,4.4.3 T和T触发器,在计数器中经常要用到T触发器和T触发器，而集成触发器产品中并没有这两种类型的
13、电路，它们主要是用来简化集成计数器的逻辑电路。主要由JK触发器或D触发器构成.,图4-26 T触发器的逻辑符号,T触发器在时钟脉冲CP作用下具有翻转和保持功能的电路，T=1，触发器翻转，T=0，触发器保持原状态。,T触发器则是指每输入一个时钟脉冲CP，触发器状态变化一次的电路。它实际上是T触发器的翻转功能，即T触发器T=1功能。,1.JK触发器构成T 和T触发器,(1)JK触发器构成T 触发器,将JK触发器的J和K相连作为T输入端便构成了T触发器,将T代入JK触发器特性方程中的J和K便得到T触发器的特性方程,当T=1时， ，这时，每输入一个时钟脉冲CP，触发器的状态变化一次，即具有翻转功能；当T=0时， ，输入时钟脉冲CP时，触发器仍保持原来的状态不变，即具有保持功能。T触发器常用来组成计数器。,(2)JK触发器构成T触发器,将JK触发器的J和K相连作为T输入端并接高电平1，便构成了T触发器,将T=1代入T触发器特性方程中便得到T触发器的特性方程,T触发器实际上是T触发器输入T=1时的一个特例. T触发器实际上是一个二分频电路，输出信号Q周期是输入信号CP周期的2倍。,波形,2.D 触发器构成T 和T触发器,(1)D 触发器构成T 触发器,4.6 本章小结,
