《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-4 第四章 VHDL语言基础》由会员分享，可在线阅读，更多相关《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-4 第四章 VHDL语言基础（66页珍藏版）》请在金锄头文库上搜索。
1、第4章 VHDL语言基础,本章任务,1.VHDL语言的基础知识，如何用VHDL语言描述数字系统。 2.VHDL程序结构,实体和结构体的概念。实体说明、结构体说明。结构体的3种描述方法。 3.Quartus开发软件及应用。图形编辑方法；数字系统的VHDL文本文件编辑方法。 4.一些基本的VHDL语法。 数组（Array）、 并行语句（Concurrent Statement）、 选择信号代入语句（Selected Signal Assignment Statement）、 并行信号赋值语句（Concurrent Signal Assignment Statement）、多值逻辑(IEEE STD
2、.1164 Multi_Value Logic)和 库（Library）等语法概念。,Sec4.1 概述,1.HDL的发展 VHDL语言的特点： .硬件设计时可以分层描述； .每个要设计的模块或元件都有完善的定义接口； .性能指标既可以用算法定义也可以用硬件结构定义； . VHDL语言有并发性，定时和实时时钟方式，同步时序和异步时序 电路都可以描述。 Verilog HDL语言的特点： 以C语言为基础，充分保留了C语言的简洁、高效和编程风格。语法宽松。,2.EDA技术的发展 .Protell（Tonger）-印刷线路板（PCB）设计； . Simulation Softwaremultisim
3、 Maxplus； .Design 、Compilation Simulation 软件-Quartus ISE,Sec.4.2 VHDL程序结构,1.VHDL程序结构 .VHDL实体和实体说明 .结构体和结构体说明 .结构体的3种描述方法。,图4.2.1. VHDL实体和结构体,（b）分层应用,结构体,(a).“包裹皮”的概念,实体,1.VHDL程序结构,表4.1.1.数字系统各层次划分及功能,2.VHDL的分层结构,3.VHDL程序结构的组成,程序结构由五部分组成：,.实体（Entity）： 描述设汁系统的外部接口信号； .结构体（Architecture）：用于描述设汁系统的行为、 系统
4、数据（信号）的流程、或系统组织的结构形式。 .配置（Configuration）：用于从库里选取所需单元（模块） 来组成系统设计的不同规格和不同版本， 使被设计系统的功能或行为改变。 .包集合（Package）：存放各种设计模块能共享的 数据类型、常数和子程序等。 .库（Library）：用于已存放已编译的实体、 结构体、包集合配置及第3方开发的元器件等。,图4.2.2 VHDL程序文件结构,A Y B C CO,（a）逻辑电路图,（b）VHDL符号,图4.3.1 一位数加法器逻辑电路和VHDL符号,Sec4.3.实体和结构体,1.实体的组成及一般格式 ：,1,Co,图4.2.2 VHDL程序
5、文件结构,文本文件,Entity 实体名 IS GENERIC （参数类属表） port（端口表） 实体端口说明部分 ； END（实体名 ）；,实体的书写格式,文本文件,实体的组成是由实体名、类属表、端口表、实体说明部分和实体语句部分组成。 根据IEEE标准，实体组成的一般格式如下：,例4.3.1. 图4.3.1 一位加法器逻辑电路,1,1,1,1,y,A B C,A Y B CO C,1位加法器,（b）VHDL符号,（a）加法器逻辑电路,1,Co,例4.3.1.,-full_add.vhd -full adder :adds two bits, a and b, plus input car
6、ry -to yield sum bit and output carry. LIBRARY ieee ; USE ieee.std_logic_1164. ALL;,库说明语句 使用std_logic库,设计项目说明,ENTITY 1bit_adder IS Port ( a,b,C-in : IN BIT; Y，C-out : OUT BIT); END 1bit _adder; ARCHITECTURE add OF bit_adder IS BEGIN Y= (a xor b xor c)； C-out =（A xor B）and Cin）or（ A and B ）； END add；
7、,实体说明,结 构 体 说 明,解释,.port Mode： .IN .Out .IN/OUT .Buffer,.Data type： .Boolen .bit .bit_vector .integer .std_Logic . std_Logic_vector,2.端口模式及数据类型,3.结构体说明,ARCHITECTURE 结构体名 OF 实体名 IS 关键字 BEGIN ： ： END 结构体名 BEGIN和END结构体名组成结构体框架语句对， 从第2行开始用布尔表达式定义输入与输出之间的逻辑关系。,结构体的语法格式：,图4.3.2 例4.3.2逻辑电路图,例4.3.2.图 对下面的逻辑
8、电路图4.3.2，写出用BIT类型定义端口的VHDL文件。,1,1,A B C D,Y,解：电路的逻辑表达式Y= (（ABAC)D） 用VHDL描述成设计实体。 ENTITY logic_circuit IS PORT(a,b,c,d : IN BIT; y : OUT BIT); END logic_circuit; ARCHITECTURE examp1 OF logic_circuit IS BEGIN Ynot(a and b)or (not a) and（not c）)or d); END examp1；,1.行为描述法： （ behavioral description）这是以元器
9、件或电路模块为基础的描述方法，描述元器件或电路模块之间输入、输出的逻辑关系，是对它们性能或行为的描述。在VHDL语言中对这一类的描述称作行为描述。 2.数据流描述法：数据流描述（dataflow description）法主要反映数据经过一定的逻辑运算后在输入和输出之间的传送过程。这种描述方法以表示数据在设计实体中从输入到输出的传输或流向为目的。使用并发语句（concurrent procedure call也叫并发过程调用语句）描述。 3.结构描述法：（structural description）描述结构体功能的第3种方法是结构描述法，它以描述元部件（component）为基础，通过描述模
10、块与模块之间的连接关系来表示被设计实体的构成和性能。这种描述方法适用于多层次设计，把一个复杂的系统分解成多个子系统，将每一个子系统设计成一个模块，再用结构描述法将各模块之间的连接关系写出来形成一个整体。,4.结构体的描述方法,图4.4.1 Quartus的设计流程图,Sec4.4.用Quartus开发数字系统 （附录A）,Sec4.5.Quartus的开发流程,图4.5.1 Quartus启动窗口,图4.5.2建立工程项目名称及顶层实体名,图4.5.3 新建VHDL 文件对话框,图4.5.4 VHDL文本编辑窗口输入代码,图4.5.5 引脚分配编辑器窗口,图4.5.6. 编译文本文件窗口,图4
11、.5.7. 仿真窗口,图4.5.8. GX-SOC/SOPC-DEV-LAB PLATFORM开发实验平台,4.6 VHDL语法 Port、Mode、Type,一、几种关键词的说明 1.Modes(模式): 2.数据类型 （Data Type）： 3.信号（ Signal ）：,1.Modes(模式): 4种工作Modes: .输入模式： .CLK, Enable, Load, Reset, CLR, Preset； .单方向数据输入，Address BUS,etc; .不用的输入端一般接地，以防止浮动引入干扰信号。,图4.6.1 VHDL 口(Port)的4种模式,CPLD Logic ci
12、rcuit,输入,输出,输入/ 输出,缓冲输出,1.Modes(模式):,.,.,.,.,从设计实体端口向外流出的数据或信号。但不能只是可读的，应是实际值。 输出模式（output mode）端口包括： .counter, register等的输出端产生的输出； .单向data输出； .不用的输出端不能接地，以防止输出为高电平时烧坏 CPLD/FPGA的引脚。,.输出模式：,图4.6.2 缓冲端口与输出端口的区别,1,A B C,Buffer,Out,XA or B,yX and C,.缓冲模式（Buffer Mode）： 缓冲模式允许从端口引出信号，并且向CPLD引入一个反馈信号。即缓冲端口
13、可用于输出也可用于反馈。缓冲端口的驱动源可以是：被设计实体的内部信号源或其它实体的缓冲端口。缓冲端口不允许多重驱动，不与其它实体的双向端口、输出端口相连。,.输入/输出模式（ Input/output mode ）： 双向模式,数据流描述方法,2.数据类型 （Data Type）：,VHDL中Type称为类型，它除了定义端口标识名称、端口定义外， 还要标明输出输入端口的数据类型。表示port、Signal或variable 的性质，决定对象可能有什么值。 用于VHDL语言中的IEEE1706/93标准规定， EDA综合工具 提供的数据类型有布尔型（Boolean）、位型（Bit）,位矢量型 （
14、Bitvector）和整数型（Integer）。 VHDL语言编写的程序是电子系统的行为描述、功能的说明和 结构的组织，使用规范化语言，有着很强的约束性。 不同的数据类型不能直接代入，相同的类型，位长不同也不能代入。 除了上述两种不同标准规定的数据类型以外， 数据类型根据使用目的分为： .用于EDA工具，对电子系统进行综合的数据类型。 如标量类型（SCALAR TYPE），复合类型（COMPOSITE TYPE）。 .用于EDA工具，对电子系统进行仿真的数据类型。 如存取类型（ACCESS TYPE）。,1.Port data type VHDL语言标准所定义的标准数据类型有10种。 .整数类型（INTEGER TYPE） .实数或浮点类型（REAL TYPE or FLOATING TYPE） .位类型（BIT TYPE） .位矢量类型（BIT_VECTOR TYPE） .布尔类型（BOOLEAN TYPE） .字符类型（CHARAVTER TYP
