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1、第5章触发器,前面几章我们一直学习组合逻辑电路，组合逻辑电路的特点是输出信号的状态只与当前输入信号的状态有关，而和电路的原输出状态无关。但在较为复杂的逻辑场合，我们必须根据电路的原状态决定电路的输出。如要求对电路的原输出状态取反，这样就必须考虑电路的原状态。如原来输出是高电平，则电路现在应输出低电平;如电路原来输出是低电平，则电路应输出高电平。这种具有记忆功能的电路，就是本章要引入的时序逻辑电路。时序逻辑电路的输出不但和当前的输入信号有关，而且和电路的原状态有关，即电路具有“记忆”功能。时序逻辑电路的种类很多，本章先学习时序逻辑电路的基本组成单元触发器。,5.1触发器概述,5.1.1时序逻辑电
2、路 相对于组合逻辑电路而言，时序逻辑电路的特点是数字逻辑电路中输出信号部分反馈到输入端，因此输出信号的状态不但和当前的输入信号状态有关，而且和电路原来的输出状态有关(Y1Yn)，如图5-1所示。,时序逻辑电路因为输出状态不但和当前的输入状态有关，而且和电路的原输出状态有关，因此它显著的特点是有记忆功能。常用的时序电路有触发器以及由触发器组成的寄存器(又称为锁存器)、计数器等。,5.1.2触发器(简称FF) 触发器是时序逻辑电路的基本单元，是组成其他时序逻辑电路的基础。触发器是存放数据、状态等信息的基本器件，它具有记忆功能，是数字电路和单片机电路中最常用的基本元器件之一。一般在一个集成触发器内部
3、有几个相同结构的触发器(一个触发器可以存储一位二进制数码)，用来完成多位数据的存放。,图5-2所示是触发器的基本模型框图，图中A、B表示触发器的输入端，Q和Q表示逻辑状态相反的两个输出端，通常规定以Q的状态作为触发器的状态：Q=1时，称触发器处于1态，此时Q0；Q=0时，称触发器处于0态，此时Q1。,稳定时触发器通常处于两种状态之一，当触发器输入信号有效时，触发器状态可能发生转换，称为触发器状态的翻转，外加的输入信号称为触发信号。一般将输入触发信号之前的触发器状态称为原态(或初态)，用“Qn”表示，而输入信号之后的触发器状态称为次态(或新态)，用“Qn1”表示。 根据需要，有的触发器还有时钟脉
4、冲输入端CP(也可用CLK表示)，用于控制触发器的翻转时刻。有些触发器还具有直接置1和清零端，它们有效时可以直接将触发器置于1态或0态。,5.1.3触发器的分类 我们根据触发器的不同逻辑功能可分为RS、D、JK等类型触发器。 同时触发器根据是否受时钟脉冲的控制以及受控制的方式又可分为基本触发器(一直工作，不受时钟脉冲控制)、同步触发器(在时钟脉冲的某电平工作，如CP=1时)、边沿触发器(只在时钟脉冲的某一边沿时刻工作)。,5.2基本RS触发器,基本RS触发器因为不需要借助时钟脉冲就可以直接将触发器复位和置位，因此又称为直接复位置位触发器。这种触发器电路简单，是构成其他各种触发器的基础。 5.2
5、.1门电路组成的基本RS触发器 1.基本RS触发器的电路组成和逻辑符号 基本RS触发器可由与非门(或或非门)组成，图5-3所示是由与非门组成的基本RS触发器的电路及逻辑符号。它由两个与非门交叉连接而成，有两个输出端、两个输入端，其中SD称为置位端或置1端，RD端称为置0端或复位端。,2.基本RS触发器的工作过程 结合图5-3所示电路，按下列条件进行分析。 (1)置零条件：RD0，SD1。,分析过程：因RD0，所以Q1，反馈到G1输入端，且SD1，使Q0，结果使触发器置成0状态。,(2)置1条件：RD1，SD0。 分析过程：因SD0，所以Q=1，反馈到G2输入端，且RD1，使Q0，结果使触发器置
6、成1状态。,(3)保持条件：RD1，SD1。,分析过程：当RDSD1时，假设触发器原为0状态，则Q0，反馈到G2输入端，使G2,输出为1，即Q1，反馈到G1输入端，同时SD1，所以Q=0，即Q仍然保持0状态。 假设触发器原为1状态，则Q1，反馈到G2输入端，同时因RD为1，G2输出为0，Q0，反馈到G1输入端，使G1输出为1，所以Q仍然保持1状态。 (4)不定条件：RD0，SD0。 输出状态不定，既有可能输出为1，也有可能为0，所以正常使用时应避免此种不定情况。,3.画出状态转换真值表,4.写出特征方程 由状态转换真值表，写出特征方程(即状态方程或特性方程),5.画波形图 识记真值表，在给定输
7、入信号RD、SD的情况下画出触发器输出Q的波形，如图-所示。 波形图是一种描述触发器逻辑功能的图形表示法，它主要用脉冲波形的形式来表达触发器次态与输入信号、时钟脉冲以及原态之间的对应关系，又称为时序图。设触发器初始状态为0(无特殊说明，本章所讲触发器初始状态都为0)。,基本RS触发器结构简单，是构成其他性能更完善的触发器的基础，但由于其输入信号必须满足RD+SD=1的条件，因此它的使用受到一定的限制。,5.2.2触发器的一般特性 根据前面的分析，可以总结触发器具有如下特性。 (1)记忆特性触发器的次态输出(用Qn+1表示，指输入信号后的状态)不但与输入信号(如SD、RD)有关，而且和原来触发器
8、的状态(用Qn表示)有关。 (2)双状态特性触发器一般有两个互补输出端Q和Q，并定义Q1、Q=0时触发器状态为1状态，Q0、Q1时触发器状态为0状态，即定义Q端的状态为触发器的状态。利用这两个状态可以用来存储一位二进制数码0或1。,(3)触发翻转特性当触发器的输入端加入不同的逻辑电平时，触发器可能置成0状态或者1状态，两种状态在一定的输入信号作用下可以转换。外加的输入信号又称为触发信号，所导致的状态转换又称为状态翻转。,5.2.3集成基本RS触发器 集成基本RS触发器有CMOS型的四路三态正逻辑RS触发器MC14043B(国产为CC4043B)、四路三态负逻辑RS触发器MC14044B(国产为
9、CC4044B)以及TTL型的四路负逻辑RS触发器74LS279等。下面介绍四路三态正逻辑RS触发器MC14043B。 图5-5所示是MC14043B的逻辑功能符号和引脚排列图，它由四个相同的基本RS触发器组成。由于输入端没有非符号，所以属于正逻辑触发器，即R、S为1时有效，它们共用片选使能端EN。,5.3同步触发器,基本RS触发器的状态只要在输入端加入了输入信号RD、SD，输出端Q就立即根据输入信号做出相应的状态变化，无时间上的限制(好像二十四小时上班，客户随时到随时办理)，无法从时间上进行控制。而在实用的数字系统中，经常需要各触发器按一定的节拍协调有序地进行同步工作(好像一般的单位，上午、
10、下午上班，晚上和节假日休息一样)，为此我们必须引入指挥各触发器同步协调工作的同步信号，并将该同步信号称为时钟脉冲信号，简称为时钟脉冲，用CLK或CP表示，并将这种受时钟脉冲控制的触发器称为同步触发器，它的显著特点为可通过时钟脉冲控制触发器的翻转时刻，和其他触发器保持同步协调工作。,5.3.1同步RS触发器 1.同步RS触发器逻辑组成电路和逻辑符号 同步触发器逻辑组成电路和逻辑符号如图5-6所示。 由逻辑组成电路图5-6a可知，同步RS触发器实际上是在基本RS触发器的基础上，加入控制门G3、G4和时钟脉冲CP组成，由时钟脉冲CP控制与非门G3、G4，只有在时钟脉冲为高电平期间(即CP=1)时，输
11、入信号才能输入基本RS触发器进行正常工作，即CP1时，正常工作；CP0时，休息不工作。同时应注意，由于G3、G4为与非门，在CP为1时，R、S由G3、G4送入同步RS触发器时被反相，所以同步RS触发器的置位、复位是R、S为1时有效。,2.同步RS触发器状态转换真值表 分析图5-6a所示的逻辑图，可以得到如下同步R、S触发器状态转换真值表。由于CP为1时与非门G3、G4的反相作用，同步RS触发器属于正逻辑触发器。 由状态转换真值表5-3可知，只有在时钟脉冲CP为1时，同步RS触发器工作，且S1时置位、R1时置零。,3.写出特征方程 根据状态转换真值表，写出CP1时的特征方程如下：,4.波形图 根
12、据R、S端的波形，画出同步RS触发器的输出波形如图5-7所示。,5.3.2同步D触发器 1.同步D触发器的逻辑组成图和逻辑图 图5-8同步D触发器的逻辑组成图和逻辑图如图5-8所示。 由逻辑组成图5-8a可知，只要将同步RS触发器逻辑图中G4的输出端连接到G3的输入R端(R不再引出)，S端改为D输入端，即可构成同步D触发器。 由图5-8a可知，当CP0时，不管D输入为何值，与非门G3、G4的输出都为0，D的状态对电路不起作用。对后级基本RS触发器而言，有RDSD1，触发器保持原状态不变。,当CP=1时，G4的输出由D决定，因G4输出为D(即SDD),而G4的输出反馈回G3输,入端，则G3输出为
13、D(即RDD)。当D=0时，SDD1，RDD0，由基本RS触发器可知，同步D触发器输出为0；同理，当D=1时，SDD0，RDD1，由基本RS触发器可知，同步D触发器输出为1。由以上分析可知：当CP=1时，同步D触发器的输出为D，即Qn+1=D。,2.同步D触发器的状态转换真值表,3.同步D触发器的特征方程 同步D触发器的特征方程为,在CP=1时，D触发器的输出Q始终和D输入信号一致，好似Q端直接连接到D端一样(因此有些专业书称该情况为“透明”，又称为直通状态)。在CP由1变为0的瞬间，D触发器锁存了D端输入的信号(保持状态)，且在CP0期间输出状态保持不变(即使D信号变化)。因此同步D触发器又
14、称为透明D锁存器，一般用于在数字系统中实现二进制信号的锁存。,4.同步D触发器的波形 根据同步D触发器的状态转换真值表,画出其波形图，如图5-9所示。,5.3.3集成同步四路D触发器MC14042B 集成同步D触发器MC14042B的逻辑符号和引脚排列图如图5-10所示，它由完全相同的四个同步D触发器组成，共用时钟脉冲和时钟极型控制端。其功能测试表见表-。,引脚说明： D0D3：数据输入端。 Q0Q3:数据输出端。 POL：时钟脉冲极性输入端，当POL0、=1时锁存数据(处于锁定保持状态)，有Qn+1Qn；POL=D、=D时数据直通，有Qn+1=D；当POL1、=1时数据直通，有Qn+1=D；
15、POL=1、=0时锁存数据(处于锁定保持状态)，有Qn+1Qn。,5.4边沿触发器,对于前面的同步触发器，虽然利用时钟脉冲CP控制其分段进行工作，但在其CP有效区段,对于前面的同步触发器，虽然利用时钟脉冲CP控制其分段进行工作，但在其CP有效区段内(如CP=1)，图5-11正边沿D触发器 逻辑符号图 如果输入信号中含有干扰信号，触发器可能发生误翻转。因此为了既能使触发器的状态翻转和其他触发器保持同步，同时提高触发器的抗干扰能力，人们生产出了边沿触发器。它只有在CP脉冲的边沿(上升沿或下降沿)使触发器的输出状态根据输入信号变化，而其余时间保持不变，有效提高了触发器的抗干扰能力。,边沿触发器根据工
16、作的边沿时刻不同可分为正边沿触发器和负边沿触发器。,5.4.1正边沿D触发器 1.正边沿D触发器的逻辑符号,边沿触发器在逻辑符号上CP端用“”表示，如果是负边沿触发器，在CP引脚的,要用小圆圈表示。,2.正边沿D触发器的状态转换真值表,3.正边沿D触发器的特征方程 其特征方程为 Qn+1=D(当CP由低电平0向高电平1跳变时) 4.正边沿D触发器的波形(此处设原触发器的状态为1),5.4.2集成正边沿双D触发器74LS74A 集成正边沿D触发器74LS74A的逻辑符号和引脚排列图如图5-13所示，它由完全相同的两个正边沿D触发器组成。,5.4.3集成正边沿四D触发器74LS175 集成正边沿D触发器74LS74A的逻辑符号和引脚排列图如图5-14所示，它由完全相同的两个正边沿D触发器组成。 由图5-14所示，四路D触发器共用时钟脉冲端CP和复位端CLR(相当于置0端RD)。,5.4.4边沿JK触发器,除了边沿D触发器外，边沿JK触发器也是经
