《基于Quartus II的CPLD的数字系统设计与实现 教学课件 ppt 作者 王忠林 1_第1章 Quartus Ⅱ 9_X开发流程》由会员分享，可在线阅读，更多相关《基于Quartus II的CPLD的数字系统设计与实现 教学课件 ppt 作者 王忠林 1_第1章 Quartus Ⅱ 9_X开发流程（38页珍藏版）》请在金锄头文库上搜索。
1、37582z1,主编,第1章 Quartus 9.X开发流程,1.1 Quartus 概述 1.2 面向FPGA/CPLD的开发流程 1.3 Quartus 操作流程 1.3.5 时序仿真 1.4 Quartus 9.X的使用,1.1 Quartus 概述,0101.TIF,1.1 Quartus 概述,图1-2 Quartus 9.0管理器窗口,1.2 面向FPGA/CPLD的开发流程,1.2.1 设计输入 1.2.2 综合 1.2.3 布线布局(适配) 1.2.4 仿真 1.2.5 下载和硬件测试,1.2 面向FPGA/CPLD的开发流程,图1-4 FPGA/CPLD的EDA开发流程,1.
2、2.1 设计输入,1.图形输入 2.硬件描述语言文本输入,1.2.2 综合,1)从自然语言表述转换到VHDL法表述，是自然语言综合。 2)从算法表述转换到寄存器传输级(Register Transport Level，RTL)表述，即从行为域到结构域的综合，是行为综合。 3)从RTL表述转换到逻辑门(包括触发器)的表述，即逻辑综合。 4)从逻辑门表述转换到版图表述(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。,1.2.3 布线布局(适配),适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格
3、式的文件。,1.2.4 仿真,1)时序仿真，就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而仿真精度高。 2)功能仿真，是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计要求的过程。,1.2.5 下载和硬件测试,把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA/CPLD进行下载，以便进行硬件调试和验证(Hardware Debugging)。,1.3 Quartus 操作流程,1.3.1 创建工程 1.3.2 设计文件输入 1.3.3 编译前设置 1.3.4 全程编译,1.3.1 创建工程,1)打开建立新工程管
4、理窗口。 2)添加或删除与该工程有关的文件。 3)选择目标芯片。 4)EDA工具设置。 5)结束设置。,1.3.2 设计文件输入,1)选择菜单EditInsert Template，打开Insert Template对话框，单击右侧Language Template栏目打开VHDL，VHDL栏目下显示出所有VHDL的程序模板，如图1-11所示。 2)在VHDL模板中选择Full DesignsArithmeticCountersBinary Counter，Insert Template对话框的右侧会出现计数器模板程序的预览，这是一个带清零和使能端的计数器模板。 3)根据设计要求，对模板中的文
5、件名、信号名、变量名等黑色部分的内容进行修改。,1.3.3 编译前设置,1) 选择目标芯片。 2)选择配置器件的工作方式。 3)选择配置器件和编程方式。 4)选择目标器件引脚端口状态。,1.3.4 全程编译,Quartus 编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置以及时序分析。,1.3.5 时序仿真,1)选择菜单FileNew，如图1-10所示，在New对话框中选择Verfication/Debugging FilesVector Waveform File。 2)设置仿真时间区域和网格大小。 3)插入仿真节点。 4) 编辑输入波形(
6、输入激励信号)。 5)总线数据格式设置。 6)仿真器参数设置。 7)启动仿真器。 8)观察仿真结果。 1.3.6 RTL级电路 1.3.7 引脚锁定,1.3.5 时序仿真,1.3.8 编程下载 1.3.9 其他下载方式,1.3.6 RTL级电路,0123.TIF,1.3.7 引脚锁定,1)选择AssignmentsAssignment Editor命令，即进入如图1-24所示的Assignment Editor编辑窗口，在Category下拉列表框中选择Locations。 2)双击To栏的new，选择出现在如图1-24所示的Node Finder。 3)存储这些引脚锁定的信息后，必须再编译一
7、次，才能将引脚锁定信息编译进编程下载文件中。 打开Assignment Editor窗口。 在Category栏中选择相应的类别设置。 在Node Filter栏中指定相应的节点或实体，或使用Node Finder对话框查找特定的节点或实体。 在显示当前设计分配的电子表格中，添加相应的设置信息。,1.3.8 编程下载,1)打开编程窗口和配置文件。 2)设置编程器。 3)实际检验。,1.3.9 其他下载方式,1)AS模式编程。 2)JTAG间接模式编程。,1.4 Quartus 9.X的使用,1.4.1 原理图电路设计方法 1.4.2 层次化设计流程,1.4.1 原理图电路设计方法,1.建立原理
8、图文件 2.模块符号库 3.模块符号输入 4.引脚输入 5.符号连线 6.时序仿真,1.建立原理图文件,选择菜单FileNew，在出现的对话框中选择Design FilesBlock Diagram Schematic File，则打开图形编辑器，出现空白的原理图文件，选择菜单FileSave as，输入文件名，保存该文件。,2.模块符号库,1)megafunctions(宏功能模块)。 2)others(其他模块)。 3)primitives(图元)。 4)自己创建模块符号。,2.模块符号库,图1-29 Symbol对话框,图1-30 数据选择器模块符号,图1-31 1a2nor2模块及其内
9、部结构图,3.模块符号输入,1)在图形编辑器窗口下，选择菜单EditInsert Symbol或单击工具栏中模块符号图标，也可以直接在编辑器空白处双击鼠标左键，出现如图1-28所示的Symbol对话框。 2)在Symbol对话框的Project中，可以选择自己创建好的模块符号CNT8，如果扩展quartus/libraries中的文件夹，可以选择Quartus提供的各类模块符号；也可以直接在Name栏中输入关键字，选择符号，如图1-32所示。 3)单击OK按钮，在图形编辑器中单击鼠标左键，插入模块符号CNT8。 4)重复以上三步，可输入其他逻辑符号。,4.引脚输入,原理图的输入输出必须连接相应
10、的引脚，并对引脚进行命名才能使用。,5.符号连线,图1-33 连接后的原理图,6.时序仿真,图1-34 时序仿真图,1.4.2 层次化设计流程,1)同一设计项目中，顶层设计文件和底层设计文件名称不能重复。 2)顶层文件中调用的符号所代表的文件为底层设计文件。 3)顶层文件或符号文件不能自身递归调用。 4)顶层设计文件可以通过打包的方法降低为底层文件，供其他顶层文件调用。 5)同一设计项目中的各个设计文件都可以重新编译、修改、保存或打包，打包后要及时在上层文件中更新并保存。 1.建立顶层文件 2.连接各模块 3.编译与仿真 4.层次显示,1.建立顶层文件,将原理图文件CNTx1.bdf设为顶层实体文件。在原理图中调入以上设计好的子模块，包括计数器模块CNT8和lpmdecode模块mydecode两个模块，实现上一节的020的计数器。,2.连接各模块,0135.TIF,3.编译与仿真,图1-36 CNTx1的仿真波形,4.层次显示,图1-37 CNTx1的层次化显示,
