《模拟与数字电路 教学课件 ppt 作者 宁帆 张玉艳 第9章时序逻辑电路》由会员分享，可在线阅读，更多相关《模拟与数字电路 教学课件 ppt 作者 宁帆 张玉艳 第9章时序逻辑电路（215页珍藏版）》请在金锄头文库上搜索。
1、第9章时序逻辑电路,本章将介绍时序逻辑电路的特点及描述方法，时序逻辑电路的分析方法及步骤，重点介绍常用的时序逻辑电路寄存器、移位寄存器、计数器和序列信号发生器等，分析所用芯片的逻辑功能及所构成电路的特性。 最后介绍时序逻辑电路的设计方法。,学 习 要 点 1.掌握时序逻辑电路的特点及与组合逻辑电路的区别。 2.掌握时序逻辑电路的分析方法。 3.掌握寄存器和锁存器的区别。 4.熟悉移位寄存器的构成方法和工作原理。 5.熟悉同步和异步二进制计数器的构成方法和工作原理。,6.熟悉同步和异步二十进制计数器的构成方法和工作原理。 7.掌握移位寄存器型计数器的特点、构成方法和工作原理。 8.了解不同长度序
2、列信号发生器的特点、构成方法和工作原理。 9.了解时序逻辑电路设计的一般方法，熟悉同步时序逻辑电路的设计方法。 10.能根据书中所介绍的中规模时序逻辑电路的芯片，实现任意进制计数器和序列信号发生器的设计。,9.1时序逻辑电路的特点及描述方法,9.1.1时序逻辑电路的特点 9.1.2时序逻辑电路的描述方法 9.1.3时序逻辑电路的分类,9.1.1时序逻辑电路的特点,图9-1-1给出了简单的时序电路图。,图9-1-1简单的时序电路,上述电路完全不同于组合逻辑电路，我们将这种电路形式称为时序逻辑电路。 其特点为： 逻辑电路通常包括组合电路和记忆电路两部分，记忆电路是必不可少的； 电路的输出不仅决定于
3、当时的输入，而且与过去的输入有关，有记忆能力。,9.1.2 时序逻辑电路的描述方法,1.逻辑函数,图9-1-2所示是时序逻辑电路的通用方框图。,图9-1-2时序电路通用方框图,在第8章中所讲到的特性表通常只分析单一触发器输出和输入信号的逻辑关系。 如果将输入信号、各触发器的现态、次态与输出信号的关系用表格形式表示，即称为状态转换表。,2.状态转换表,为了更直观地分析时序逻辑电路的功能，将输入信号和各触发器的现态、次态，与输出信号的关系用图的形式表示，即为状态转换图。,3.状态转换图,由给定的输入信号和时钟信号，根据状态表或状态图，以及触发器的触发特性，得到输出信号、触发器状态随时间变化的波形图
4、称为时序波形图。 在下一节时序逻辑电路的分析中，我们将结合实例对上述描述方法作进一步的介绍。,4.时序波形图,9.1.3 时序逻辑电路的分类,根据触发器状态变化的特点，将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。 同步时序逻辑电路中所有触发器的时钟端由同一时钟脉冲直接驱动，各触发器同时进行翻转。 异步时序逻辑电路中的时钟脉冲只直接驱动一部分触发器，其他则靠输入信号或时序逻辑电路内部产生的信号去驱动，所以各触发器的翻转不是同时进行的。,9.2时序逻辑电路的分析,9.2.1同步时序逻辑电路的分析 9.2.2时序逻辑电路的一般分析步骤 9.2.3异步时序逻辑电路的分析,分析时序逻辑电路，就
5、是要找出输出信号在输入信号和时钟信号作用下的变化规律。,9.2.1同步时序逻辑电路的分析,例9-2-1分析图9-2-1所示时序逻辑电路的逻辑功能，输入变量T0=1，写出其激励函数，状态方程和输出函数。 画出状态转换表、状态转换图及时序波形图。,图9-2-1例9-2-1的时序逻辑电路,表9-2-1图9-2-1的状态转换表,通常还需检查一下状态转换表是否包含了电路所有可能出现的状态。 Q3Q2Q1Q0共有16种组合状态，已全部包含在表9-2-1中。, 状态转换图同第8章分析触发器状态转换图一样，以圆圈表示电路的状态。 该电路共有16种状态的组合，故画出16个圆圈，以箭头表明状态转移的方向，在箭头旁
6、注明了状态转移前的输入值及输出值。 习惯上将输出值写在斜线下，输入值写在斜线上。 输入T0=1为常量，输出为C。请见图9-2-2。,图9-2-2例9-2-1的状态转换图, 时序图 在时钟脉冲作用下，电路状态、输出状态随时间变化的波形图称为时序图。 可以由状态表、状态图或触发器的触发特性画出时序图，如图9-2-3所示。,图9-2-3例9-2-1的时序图,9.2.2时序逻辑电路的一般分析步骤,由上例分析归纳出时序逻辑电路的一般分析步骤如下： 观察逻辑电路图； 求激励函数、状态方程、输出函数； 作状态表、状态图、时序波形图； 描述逻辑功能。实际上根据具体要求，可省去某些步骤。,9.2.3异步时序逻辑
7、电路的分析,例9-2-2分析图9-2-4所示电路的逻辑功能，写出电路的状态方程、输出函数，画出电路的状态转换图。 触发器和门电路均为TTL电路。,图9-2-4例9-2-2的时序逻辑电路,解图9-2-4中所示的触发器由不同的时钟信号控制，故为异步时序逻辑电路。 只有触发器的时钟信号触发有效时，该触发器的状态才会发生变化。 如果触发器的时钟信号无效，触发器将保持原状态不变。 触发器为TTL电路，J、K端悬空相当于接逻辑“1”电平。,由于是异步时序逻辑电路，所以在状态方程后面附加提示符号CP，表明只有在这个触发器的CP端有脉冲下降沿时，其状态方程才成立。 否则，触发器保持原态不变。 输出函数：C=Q
8、0Q3为了方便地画出状态转换图，需列出状态转换表。 表中除了考虑触发器的原态、次态外，还应考虑不同触发器时钟的有效状态，即需要考虑何时出现时钟CP1、CP2的下降沿。状态转换表如表9-2-2所示。,表9-2-2图9-2-4的状态转换表,图9-2-5状态转换图,依状态转换表画出状态转换图，如图9-2-5所示。,（1） 有效状态和偏离状态 （2） 自启动特性,9.3寄存器和移位寄存器,9.3.1寄存器 9.3.2锁存器 9.3.3移位寄存器,9.3.1寄存器寄存器,用于寄存一组二值代码，一个触发器能存储一位二值代码，所以用n个触发器组成的寄存器能储存一组n位二值代码。 图9-3-1所示是由边沿D触
9、发器组成的4位寄存器74LS175的逻辑电路图，其输出状态仅取决于CP上升沿到达时刻的输入状态。,图9-3-174LS175的逻辑图,9.3.2锁存器,由同步D触发器组成的寄存器，称为锁存器。 图9-3-2所示是双二位锁存器74LS75的逻辑电路图。,图9-3-2 74LS75的逻辑图,9.3.3移位寄存器,移位寄存器不但具有寄存器的功能可以暂存数码，还可以在移位脉冲的作用下数码依次左移或右移。 无论左移还是右移都是相对于电路结构而言的。,图9-3-3所示为由4个边沿D触发器组成的移位寄存器。 触发器间按移位方式串接，即每个触发器的输出端依次接到下一个触发器的输入端。 依次右移，有Q0Q1Q2
10、Q3=0100。 单向移位寄存器的状态转换表，如表9-3-1所示。,3有关树的整体术语,图9-3-3D触发器组成的移位寄存器,表9-3-1 移位寄存器的状态转换表,图9-3-4所示为4位并行单向移存器74LS195的逻辑电路图和逻辑符号图。,图9-3-4 4位并行移存器74LS195的逻辑电路图和逻辑符号图,表9-3-2 74LS195功能表,图9-3-5例9-3-1的逻辑电路,移存器不仅能进行单方向移动，通过控制信号，既能左移又能右移，构成双向移存器。 图9-3-6所示74LS194为双向移存器的典型例子。 DSR为右移输入端，DSL为左移输入端，S1、S0为工作方式控制端。,2.双向移存器
11、,图9-3-6 74LS194的逻辑图和逻辑符号图,其功能表如表9-3-3所示。,表9-3-3 74LS194功能表,读者可通过习题9-3分析该电路的逻辑功能。 例9-3-2 分析如图9-3-7所示的由4位双向移存器74LS194构成的分频器的分频系数。 要求画出状态转换表和时序图。,图9-3-7例9-3-2的逻辑电路,表9-3-4例9-3-2的状态转换表,经过7个时钟周期后又回到Q0Q1Q2Q3=1000状态，重新循环。 时序图如图9-3-8所示。,图9-3-8例9-3-2的时序图,9.4计数器,9.4.1计数器的分类 9.4.2同步计数器 9.4.3异步计数器 9.4.4移位寄存器型计数器
12、,9.4.1计数器的分类,计数器在数字系统中应用十分广泛，不仅能统计输入脉冲的个数，还可以用作分频、定时、产生节拍脉冲等。 计数器种类很多，如果按时钟信号的触发方式分类，可分为同步计数器和异步计数器两大类；如果按计数器中计数值的变化趋势来分类，可分为加法计数器和减法计数器。,随着计数脉冲的输入，计数值既可以增加又可以减少的计数器称为可逆计数器；如果按计数器中数字的编码方式分类，可分成二进制计数器、二十进制计数器（如8421BCD码十进制计数器）、循环码计数器等；如果按能计数的最大值来区分，又有七进制计数器、六十进制计数器等。,9.4.2同步计数器,目前常用的同步计数器芯片主要为二进制和十进制计
13、数器。,在图9-2-1的基础上，增加一些控制电路，就得到中规模集成的4位同步二进制加法计数器74LS161，74LS161除了具有二进制加法计数器功能外，还具有预置数、保持和异步置零等附加功能，其逻辑电路图及逻辑符号图如图9-4-1所示。,1. 4位同步二进制加法计数器,图9-4-1 74LS161逻辑电路图及逻辑符号图,上述功能归纳成表9-4-1。,表9-4-1 74LS161功能表,例9-4-1分析图9-4-2所示的由4片74LS161构成的连接图，指出其工作过程和逻辑功能。,图9-4-2例9-4-1的逻辑电路图,例9-4-2分析图9-4-3，指出其分频比，当CP的频率为40kHz时，Z的
14、频率为多少？,图9-4-3例9-4-2的逻辑电路,片（1）开始计数，输入4个CP脉冲后，片（1）的进位输出为1，此时片（2）开始从1001到1010计数。 由于片（1）置数控制信号由片（2）的进位输出取反生成，输入第5个CP脉冲后，片（1）从0000开始到1111计数，经过16个CP脉冲后，片（1）的进位输出为1，片（2）计数从1010到1011。 因为片（2）为七进制计数器，故两片组成N=4+6*16=100的计数器，即为100进制计数器。 分频比=100。 CP的频率为40kHz时，Z的频率为400Hz。,例9-4-3分析图9-4-4，指出该电路工作过程及逻辑功能。,2.同步十进制加法计数
15、器,图9-4-4例9-4-3的逻辑电路,输入第10个CP后，该片置入数据D3D2D1D0 =0000，使计数器返回到Q3Q2Q1Q0 =0000，同时使后续片（高位计数器）加1，达到逢十进一的目的，输出为8421BCD码形式。 因此，该计数器是8421BCD码同步十进制计数器，可用它计一位十进制数。 各厂家生产的可预置十进制同步计数器74LS160、CC40160等中规模集成片均按8421BCD的规律计数，并采用异步清零。 其逻辑符号图引脚与图9-4-1逻辑符号图一致，功能表和表9-4-1相同。,图9-4-574LS160的主干电路,74LS160的主干电路如图9-4-5所示。,前面讨论的都是
16、随着计数脉冲的依次输入而不断加一的加法计数器。 实际上还有随着计数脉冲的输入而不断减一的减法计数器，如CC14526、CC14522等集成电路芯片。 还有既能递加计数、又能递减计数的可逆计数器，或称加/减计数器。 下面以同步二进制可逆计数器为例，分析递减计数和可逆计数的工作原理。 图9-4-6为4位同步二进制可逆计数器（单时钟输入）74LS191的逻辑电路图及逻辑符号图。,3.同步可逆计数器,图9-4-6 4位同步二进制74LS191逻辑图及逻辑符号图,表9-4-2 M=1时74LS191的状态转换表,其状态表如表9-4-2所示。,在初态Q3Q2Q1Q0 =0000时，C/B端产生借位脉冲，当输入第1个CP后，Q3Q2Q1Q0 =1111，当输入第2个CP后，Q3Q2Q1Q0 =1110，然后随着CP的输入，计数器依次减一，当输入第16个CP后，Q3Q2Q1Q0 =0000，实现减一的计数功能，其时序图的分析请读者自行完成，见习题9-5。,表9-4-3 74LS191功能表,图9-4-6只有一个时钟信号输入端，电路的加
