《模拟电路与数字电路 第2版 教学课件 ppt 作者 林捷 杨绪业 郭小娟 第7章 组合逻辑电路》由会员分享，可在线阅读，更多相关《模拟电路与数字电路 第2版 教学课件 ppt 作者 林捷 杨绪业 郭小娟 第7章 组合逻辑电路（81页珍藏版）》请在金锄头文库上搜索。
1、第7章 组合逻辑电路,7.1概述,7.1.1组合逻辑电路的特点 7.1.2组合逻辑电路的分析和设计方法,在数字电路中，根据输出和输入的逻辑关系是否与时间有关这一特点，可以将数字电路分成两大类，一类为组合逻辑电路，另一类为时序逻辑电路。,7.1.1组合逻辑电路的特点,组合逻辑电路的特点是：输出与输入的逻辑关系与时间无关，任意时刻的输出仅仅取决于该时刻的输入，与电路原来所处的状态无关。 时序逻辑电路的特点是：输出与输入的逻辑关系与时间有关，任意时刻的输出不仅仅取决于该时刻的输入，而且与电路原来所处的状态有关。 组合逻辑电路的组成框图如图7-1所示。 根据组合逻辑电路的组成框图可得组合逻辑电路输出与
2、输入的函数关系为 Y=F(X) （7-1）,图7-1组合逻辑电路的组成框图,7.1.2组合逻辑电路的分析和设计方法,由第4章的内容已知，研究数字电路的问题是两大类，一类是给定电路分析功能，另一类是给定逻辑问题设计电路。 第一类问题的分析方法比较简单，主要是根据逻辑图写出表达式。 第二类问题相对比较复杂，可按图7-2所示的设计步骤的流程框图完成设计工作。,图7-2设计组合逻辑电路的流程框图,7.2常用组合逻辑电路,7.2.1编码器 7.2.2优先编码器 7.2.3译码器 7.2.4显示译码器 7.2.5数据选择器 7.2.6加法器 7.2.7数值比较器,7.2.1编码器,编码器是一个可以将不同的
3、输入状态转化成二进制代码输出的器件。 要设计8线3线编码器，首先必须将8线3线编码器所对应的逻辑问题抽象成真值表。 设8个输入变量分别用I0，I1，I2，I3，I4，I5，I6，I7来表示，三个输出变量分别用Y0，Y1，Y2来表示，并设高电平“1”为按键按下的编码状态，根据编码器每一次只允许一个按键按下的特点，可得8线3线编码器的真值表如表7-1所示。,表7-1 8线3线编码器的真值表,若选择与非门器件来搭建编码器电路，必须用摩根定理将式（7-2），式（7-3）和式（7-4）转换成与非式，转换的方法如下： 根据式（7-5）、式（7-6）和式（7-7）来搭建的编码器电路如图7-3（a）所示，图7
4、-3（b）所示为8线3线编码器的符号。,图7-3 8线3线编码器的逻辑图和符号,表7-2 输入变量用反码的8线3线编码器的真值表,图7-3所示编码器的真值表如表7-2所示。,7.2.2优先编码器,上面介绍的编码器为普通编码器，该编码器不允许同时输入两个编码信号，在实际生活中经常会遇到同时输入两个或两个以上编码信号的情况。 规定了输入信号优先级的编码器称为优先编码器。 优先编码器输入信号的优先级通常以输入信号的角标为序，通常规定下角标值最大的输入信号最优先。 由此可得8线3线优先编码器的真值表如表7-3所示。,集成电路产品74LS148就是根据式（7-11）、式（7-12）和式（7-13）来搭建
5、的，74LS148的逻辑图如图7-4（a）所示。 由图7-4（a）可见，74LS148的输入编码信号也采用反码，即对低电平的输入信号进行编码。 图7-4（b）所示为74LS148的符号，输入和输出端口上的小圆圈表示编码的输入和输出信号都是反码。 由图7-4（a）还可见，8线3线优先编码器74LS148除了输入和输出信号都是反码外，还增加了相关的控制电路，以扩展74LS148的功能和增加使用的灵活性。,图7-4 74LS148逻辑图,根据式（7-14）至式（7-18）可得74LS148的真值表，因该真值表也描述了74LS148各引脚的功能，所以又称为功能表。 74LS148的功能表如表7-4所示
6、。,表7-4 74LS148优先编码器的功能表,【例7-1】请设计一个16线4线的优先编码器，要求将16个低电平输入信号I0I15编成正码输出的四位二进制代码，其中I15的优先级最高，I0的优先级最低。 解因74LS148是8线3线优先编码器，要制作16线4线的优先编码器需两块优先编码器74LS148。 用标记（1）和（2）来区分这两块优先编码器，并分别称为（1）号和（2）号优先编码器。 将两块74LS148组成16线4线优先编码器的连接图如图7-5所示。,图7-5 例7-1图,7.2.3译码器,编码器能够实现将不同的输入状态转换成相应的二进制代码输出的逻辑功能，而译码器能够实现的逻辑功能正好
7、与编码器相反。 译码器能够实现将输入的二进制代码转换成不同的输出状态输出的逻辑功能。,常用的译码器有3线8线译码器，3线8线译码器的输入信号是一组二进制数代码，输出信号是高、低电平信号不同的组合状态。要设计3线8线译码器，首先要把3线8线译码器的逻辑问题抽象成真值表。 设三个输入变量分别为Y2、Y1、Y0，八个输出变量分别为Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7，根据译码器输出信号与输入信号逻辑关系的特点（只有一根输出信号线为高电平，其余都是低电平），可得3线8线译码器的真值表如表7-5所示。,表7-5 3线8线译码器的真值表,根据真值表可得输出变量的逻辑表达式为,（7-19）,由式（
8、7-19）可见，译码器的输出变量是输入变量的与逻辑，利用TTL与门电路可以搭建译码器。 图7-6所示3线8线译码器的工作原理是：设A2A1A0的输入信号为“111”，则引线A2、A1、A0为高电平，引线A2、A1、A0为低电平，输出线Y7为高电平，其余的输出线都为低电平“0”的状态。 同理也可讨论其他输入信号的译码情况。 译码器的输入变量A2A1A0通常称为地址码。,图7-6 3线8线译码器,译码器还可以用与非门电路来组成，将与非门电路的逻辑关系代入式（7-19）中可得,集成电路产品74LS138就是根据式（7-20）来搭建的，74LS138的逻辑图如图7-7（a）所示，图7-7（b）所示为7
9、4LS138的符号，输出端口上的小圆圈表示译码器的输出信号为低电平。 由图7-7（a）可见，3线8线译码器74LS138输出信号与输入信号之间的逻辑关系除了满足式（7-20）外，还增加了S1、S2和S3 3个选通控制端口，以扩展74LS138的功能和增加使用的灵活性。 根据图7-7可得74LS138的功能表如表7-6所示。,图7-73线8线集成译码器（74LS138）,表7-6 74LS138的功能表,若将74LS138的控制端S1当作输入数据D的数据输入端，并将控制端 按如图7-8（a）所示的方法接低电平信号“0”。根据表7-6可以说明图7-8（a）所示电路的工作原理。,图7-8用74LS1
10、38构成数据分配器,【例7-2】利用3线8线译码器74LS138组成4线16线的译码器。 解因74LS138是3线8线译码器，输出只有8根线，要组成输出是16根线的4线16线译码器必须用两片的74LS138，两片74LS138连接的电路如图7-9所示。,图7-9 用两片74LS138组成4线16线译码器,【例7-3】用3线8线译码器74LS138和适当的门电路组成三输入变量的表决器。 解 由4.4.2节的内容可知，表决器逻辑函数式的最小项和为 由式（7-21）可知74LS138输出的项是 ，利用摩根定理可以将式（7-23）中的最小项m转化成 ，转化的过程如下： （7-22）,根据式（7-22）
11、搭建的表决器电路如图7-10所示。,图7-10用译码器和与非门,7.2.4显示译码器,现在的许多电器设备上都有显示十进制字符的字符显示器，以直观地显示出电器设备的运行数据。 目前广泛使用的字符显示器是图7-11（a）所示的七段字符显示器，或称七段数码管。 半导体数码管是由七段发光二极管（Light Emitting Diode）组成，简称LED。 图7-11（b）所示为LED的等效电路。,图7-11LED的外形和等效电路,LED产品的种类繁多，有图7-11所示的共阴极电路，还有共阳极电路，常用的数码显示器有BS201、BS202等。 因显示译码器可以驱动LED显示出09这10个数字字符，10个
12、数字字符对应10种高低电平的组合状态，要描述这10种高、低电平的组合状态必须用四位二进制数，根据LED发光的特点可得描述显示译码器逻辑功能的真值表如表7-7所示。,表7-7显示译码器逻辑功能的真值表,根据从真值表画卡诺图的方法可得显示译码器a输出变量的卡诺图如图7-12所示。,图7-12显示译码器a输出变量的卡诺图,根据式（7-23）和式（7-24）选择与或非门搭建的显示译码器电路如图7-13所示。,图7-13显示译码器,目前市场上有各种不同规格的显示译码器产品，图7-14所示为利用显示译码器7448组成的数码显示电路。,图7-14 显示译码器7448带数码管BS201的电路,图7-14所示电
13、路的工作原理是：显示译码器将输入的四位二进制数码A3A2A1A0转换成不同高、低电平的组合状态输出，驱动七端数码管BS201显示09这10个数字中的任一个。,7.2.5数据选择器,前面介绍的数据分配器可实现从多个输出通道中选择出合适条件的通道将输入数据输出。 在数字电路中，有时也需要能够从多个输入信号中选择出合适条件的信号从输出端输出的逻辑电路，能够实现这种逻辑功能的电路称为数据选择器（Multiplexer），简称MUX。 双4选1数据选择器74LS153的逻辑图如图7-15（a）所示。,图7-15双4选1数据选择器的逻辑图,数据选择器的这种功能等效于图7-15（b）所示的多路开关。 图7-
14、15（c）所示为74LS153的符号。 利用数据选择器的选通控制端可以将双4选1的数据选择器连接成8选1的数据选择器，连接的方法如图7-16所示。,图7-16双4选1接成8选1的连接图,【例7-4】用数据选择器74LS153组成三输入变量的表决器。 解由前面的内容可知，表决器逻辑函数式的最小项和为 Y=m3+m5+m6+m7 （7-26） 选择8选1数据选择器74LS153搭建的表决器电路如图7-17（a）所示。 用4选1数据选择器组成的表决器电路如图7-17（b）所示。,图7-17用数据选择器组成三输入变量的表决器,数据选择器除了可组成特定功能的组合逻辑电路外，数据选择器和数据分配器组合还可
15、组成总线串行数据传输系统。 总线串行数据传输系统可以实现用一根数据线来传输多位并行数据的目的，它的组成和示意图如图7-18所示。,图7-18用数据选择器和译码器组成的串行数据总线传输系统,该系统的传输并行数据的原理是：设要传输的八位并行数据从8选1数据选择器的数据输入端输入，数据选择器在顺序变化的地址信号驱动下，输出端Y依次接通不同的数据输入端Di，将数据输入端上的并行数据依次传输到数据总线上转化成串行数据，实现将并行数据转化成串行数据传输的目的；,数据总线上的串行数据从数据分配器（3线8线译码器）的 控制端输入，在顺序变化的地址信号驱动下，数据分配器将数据总线上的串行数据依次传输到数据分配器
16、不同的输出端上，实现将串行数据转化成并行数据的目的；串行数据总线传输系统通过并行转串行、串行转并行的两次变换，实现用一根数据总线来传输多位并行数据的目的。,由上面的讨论可见，数据总线传输系统可等效于如图7-19所示的双刀多掷开关，所以，图7-19所示的总线传输系统通常又称为总线开关。,图7-19双刀多掷开关,7.2.6加法器,加法器的逻辑功能是实现两个二进制数的相加，因计算机内部的加、减、乘、除算术运算通常是利用加法器来实施的，所以，加法器是构成计算机内部算术运算器（ALU）的基本单元。 根据二进制数的运算法则可得全加器的真值表如表7-8所示。 根据表7-8可得全加器的卡诺图如图7-20所示。,表7-8全加器的真值表,图7-20加法器逻辑变量的卡诺图,根据式（7-32）和式（7-33）搭建的一位全加器逻辑图如图7-21（a）所示，图7-21（b）所示为全加器电路的符号。,图7-21全加器的逻辑图及电路符号,图7-22所示为串行进位的四位全加器。,图7-22串行进位的四位全加器,由图7-22可
