《数字逻辑 教学课件 ppt 作者 王茜 黄仁 许光辰 第3章 数字系统基本概念》由会员分享，可在线阅读，更多相关《数字逻辑 教学课件 ppt 作者 王茜 黄仁 许光辰 第3章 数字系统基本概念（54页珍藏版）》请在金锄头文库上搜索。
1、第3章 数字系统基本概念,3.1 数字系统模型概述,数字系统可表示为,组合逻辑特点：在任何时刻逻辑功能部件所产生的稳定输出信号，只与当前逻辑功能部件的输入信号有关，而与以前任何时间段上的输入信号无关。 时序逻辑特点：在任何时刻逻辑功能部件所产生的稳定输出信号，不仅与当前逻辑功能部件的输入信号有关，而且还与该逻辑功能部件因过去输入信号的作用，所产生的记忆状态有关，或者说，逻辑功能部件当前时间的稳定输出，与该时间的输入信号和功能部件所持有的现行状态相关。,在组合逻辑中，对组合逻辑网络来讲，由于它的输出不受到过去发生事件的影响，所以它必须满足两个条件： （1）输出信号“真假”状态，只取决于当前输入信
2、号“真假”组合； （2）从输出到输入不能有任何反馈作用。,真值表在数字系统的传统设计中起着非常重要的作用，无论是组合逻辑设计还是时序逻辑设计，都需要依据真值表来帮助设计,3.1.1 组合逻辑模型,典型组合逻辑结构示意图 组合逻辑只需要用一组方程就可以进行总的描述： Oj( tk ) = jI1 ( tk )，Ik ( tk ) ，其中j = 1，2，m,3.1.2 时序逻辑模型,时序逻辑在数字系统中又被分成了具有同步变化的同步时序逻辑，以及处于异步变化过程下的异步时序逻辑。,对同步时序逻辑来讲，它必须满足如下三个条件： （1）逻辑功能部件输出和输入之间，至少存在着一条以上反馈信号通路； （2）
3、因时间信号的引入，逻辑功能部件必须能将上一时间输入信号对功能部件所产生的影响保持记忆，以便功能部件能通过该保留状态与当前输入信号共同组合来寻求达到新的状态转换。 （3）一旦功能部件使用了时钟脉冲（Clock Pulse，CP）作为同步信号，那么对CP信号就有一个严格规定，即下一个时钟信号到来前，必须要保证前一个时钟信号所引起的逻辑响应完全结束，否则逻辑功能将发生混乱。,时序逻辑功能部件典型结构,时序逻辑必须使用两组方程才能进行完整描述。 yi ( tk ) = i I1( tk )，Ik ( tk )；y1( tk )，yr ( tk )，其中i = 1，2，r Oi ( tk ) = i I
4、1( tk )，Ik ( tk )；y1( tk )，yr ( tk )，其中i = 1，2，m 第一组方程yi ( tk )称为次态函数，第二组方程Oi ( tk )称为输出函数。,时序逻辑按工作方式又被分成了同步时序和异步时序两种结构，它们的主要差别是在同步时序逻辑中有一个统一内部时钟信号，同步时序逻辑的所有内部资源部件都在该信号管理下统一实现状态转换,时序逻辑特点如下 （1）同步时序逻辑存储器件由时钟控制的触发器组成，只有在时钟信号到来时，电路二次输出状态y1、yr才能发生变化，而且只改变一次。如果时钟信号没有到来，即使输入发生变化，电路仍维持原来状态。通常将时钟信号到来前时序逻辑状态称
5、为现态，用符号y(n)表示，将时钟信号到来后时序逻辑状态称为次态，用符号y(n+1)表示。 （2）异步时序逻辑存储器件可以是触发器，也可以利用在时序逻辑中传输信号时间延迟来组成，时序逻辑中没有统一时钟信号，输入变化将直接导致电路状态变化。,时序逻辑工作方式如下。 当新信息被存入记忆部分时，它将要取代旧信息，时序逻辑就由目前状态转移到下一状态。从目前状态转移到下一状态转换有两种发生方式。 （1）若时序逻辑采用抽象记忆功能，即信号传输时延作为现态表现，当时延结束时，时序逻辑就从目前状态到次态转换； （2）若时序逻辑采用存储部件来记忆现态，当加入存储部件控制信号的新状态取代旧值后，则发生状态转换。,
6、时序逻辑的两种典型外部输入信号示意图,3.2 组合逻辑模型结构的数字系统分析与设计,学习任何一种技术都需要达到两个目的：一个是分析；而另一个就是设计。 组合逻辑分析目的主要是： （1）剖析数字系统逻辑设计思路，便于掌握系统应用并衍生仿造； （2）购置设备超过维护期后，损坏部件需要用其他部件来替换； （3）评价购置设备经济技术指标； （4）系统重新定位和进行版本更新。,3.2.1 组合逻辑功能部件分析,（1）根据给定组合逻辑功能部件，写出功能部件逻辑函数表达式。这个过程需要使用者非常小心和谨慎，不能有丝毫错误； （2）根据逻辑函数表达式，利用公式或卡诺图方法对逻辑函数进行化简，以求出一个最简函数
7、表达式，即尽最大努力寻求资源共享表现；,（3）根据化简后逻辑函数表达式列出真值表； （4）最后进行功能部件功能评述。该步骤最难，很多情况下很难说清它是一个什么样的功能部件，它常常需要凭设计经验来完成。,3.2.2 组合逻辑功能部件设计,组合逻辑功能部件设计过程可简单归结成如下4步： （1）根据用户需求建立真值表； （2）根据真值表写出逻辑函数表达式； （3）简化逻辑函数表达式； （4）根据逻辑函数表达式描绘电路结构图。,3.3 时序逻辑模型下的数字系统分析与设计,描述时序函数必须借助于一种抽象数学模型，即通常所说的时序机。时序机也称为有限状态机、有限自动机或有穷自动机等，它被称为有限或有穷是因
8、为时序机内部状态是一个有穷非空集合。时序机并不是一个具体物理机，对任何抽象现象，只要它满足时序机模型要求就可以称为时序机。,时序机是一个五维序列特征系统，即m = (i, o, q, n, z)。 i = 输入符号i1，i2，in的有限非空集； o = 输出符号o1，o2，on有限非空集； q = 输入符号q1，q2，qn有限非空集； n = 下一状态函数，它表示输入及状态向次态映射，即n：i qq； z = 输出函数，它表示输入及状态向次态映射，即z：i qo；,3.3.1 同步与异步,同步也称为“对钟”。当需要把分布在各地时钟对准（同步起来）时，最直观方法就是采用钟校准。其方法是用一个标准
9、钟作校准钟，使各个钟均与校准钟进行对准，然后使系统中其他时钟与校准钟进行在线比对，以实现系统标准时间同步。,典型同步结构示意图,数字系统中异步概念是，系统各个功能部件状态转换将取决于各自输入条件，只要输入条件一旦满足状态转换要求，则功能部件输出也将随之改变。,最简单和常用的异步消息交换协议就是四周期握手协议，这里借用UML语言平台生命图来描述四周期握手协议,3.3.2 同步数字系统功能部件分析,同步时序电路分析步骤如下： （1）根据已知功能部件图，逐级写出函数表达式； （2）以状态转移表形式将当前外部输入、现态、触发器激励条件、次态和外部输出之间的全部对应关系列出； （3）根据状态转移表构建状
10、态表和状态图； （4）据时序图说明同步数字系统功能部件逻辑功能。,3.3.3 同步数字系统功能部件设计,基于SSI层次设计分成如下几个步骤： （1）根据设计需求画出时序电路状态图或状态表，无论传统方式还是现代方式，它都是时序电路设计非常重要的步骤； （2）根据原始状态图或原始状态表进行化简，主要目的是消除在原始状态图或状态表中的冗余状态； （3）选定记忆单元结构组件，并对每个记忆单元进行二进制赋值； （4）利用转移图确定时序电路控制函数和输出函数； （5）画出逻辑图； （6）讨论时序电路处于多余状态时是否产生“挂起状态”。,1建立原始状态图 该方式是利用图算法来表现同步时序电路功能，所以建立原
11、始状态图是时序逻辑设计第一步，它是根据逻辑设计要求文字描述形成状态图和状态表，这个过程形成需要确定如下三个问题： （1）该时序逻辑设计要求有几个状态； （2）状态之间转换具有什么关系； （3）输出情况如何。,2状态化简 在原始状态图创建结束后，必须对它进行优化，以获取最佳设计结果，这就是状态化简。实际上在计算机软件设计中也经常面临程序优化问题，程序优化是为了减少系统时间复杂性，而原始状态图化简，则是为了减少系统空间复杂性。 当时序逻辑原始状态图或原始状态表通过状态简化后，将得到一个包含状态数目最少的状态图或状态表，我们称它们为最小化状态图或状态表。,（1）等效关系：若二元关系R是集合A上一个关
12、系，且R是自反的、对称的和传递的，则称R为等效关系。 （2）状态等效：若假设状态S1、S2是时序机中任意两个确定状态，如果对这两个状态施加各种所有可能的输入序列，时序机分别以S1和S2为初始起点，对所施加的输入序列都可以得到完全吻合的输出序列，称状态S1和S2等效。在时序机简化过程中，凡属等效状态都可以进行合并。 （3）等效类：设R是集合A上的等效关系，对于任何aA，集合aR = x|xA, aRx称为元素a形成的R等效类。若假设时序机中有状态S1R和S2R，则S1，S2，即时序机上的S1和S2是一个等效类。 （4）最大等效类：若有等效类S1，S2、S3，S4，当S1，S2S1，S2 = ，称
13、等效类 S1，S2、S3，S4分别是两个最大等效类。也就是说，如果等效类A不是任何一个等效类的子集，则等效类A就是一个最大等效类。,（1）若时序机中两个状态Si、Sj，对于施加任何相同外部输入组合，它们都具有相同外部输出，则状态Si、Sj等效。 （2）若时序机中两个状态Si、Sj，对于施加的任何相同外部输入组合，它们进入的次态满足次态相同；次态交错；次态循环，则状态Si、Sj等效。,用隐含表简化原始状态表一共要用4步来实现。 （1）作出隐含表：由于等效关系具有自反性、对称性和传递性，所以在这种关系矩阵中将出现aij = aji情况，在作隐含表时只需要画出下三角形，即隐含表是一个正直角三角形网格
14、表示结果。另外因直角边网格数相等，画图时只需要取对角线的下半部，这样隐含表在网格垂直方向从上往下标注是按状态顺序“缺头”，网格水平方向从左往右标注是按状态顺序“少尾”。,（2）用顺序比较法寻找等效对：这种方法是在隐含表框架结构中，对水平方向编号节点与垂直方向编号节点状态进行一一比较。比如先将水平方向编号节点A，与垂直方向编号节点B、C、D、E、F、G进行比较，然后用水平方向编号节点B与水平方向编号节点C、D、E、F、G进行比较，依此类推，直到最后一个水平方向编号F。,（3）用关联比较法确定等效对：该步骤是解决在顺序比较中等效对不确定问题。在关联比较中，判断节点状态是否等效就要使用次态交错、次态
15、循环条件来进行裁决。若在关联比较中，发现需要判定的等效对不等效时，则在隐含表中相应小方框中用符号“/”将其标注。若需要判定的等效对是等效时，则隐含表中对应小方框不要做任何标记。,（4）确定最大等效类并创建最小化状态表：因为最大等效类将决定时序电路最终成型后所需要的记忆单元个数，在现代设计手段中为VLSI（ULSI）器件内部资源耗费数。因此对原始状态表简化，目的就是减少系统资源损耗。所以在原始状态表简化后，必须找出最大等效类。,3状态编码 状态编码：在时序机最小化节点数被确定后，对每个节点需要分配一个用二进制数来表示的唯一ID编码，以便将原来在最小化状态表中用数字、字母或符号表示的节点变成二进制
16、表示，即形成二进制状态表。这些二进制码表示，在时序机发生状态转换时，所有节点将从现态过渡到次态对应关系。,状态编码目的：对已经形成最小化时序机确定需要多少记忆单元，同时寻求一种分配方案以确保最终设计的时序电路一定是最简模式，这样可保证时序电路使用元件最少，可靠性最好。但基于VLSI或ULSI环境数字系统设计，主要考虑是器件内部存储单元使用量最少问题，而对组合网络控制逻辑简化已经不是主要追求目标了。,状态编码规则：基于SSI环境的传统设计对这个编码规则有较多要求，但从MSI设计环境开始，历经LSI时代到目前VLSI、ULSI时代，对这些传统编码规则都不去考虑。这是因为随着电子器件集成度增加，器件制造商已经在非定制器件中完成了最简设计，而基于FPGA（CPLD）器件时序电路设计，这些简化都是由VHDL开发平台自动实现，所以设计者就不需要再去重复考虑这类设计问题。一般情况采用按Gray码编码规则分
