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1、第 5 章 时序电路的分析与设计,5.1 概述 5.2 时序逻辑电路的分析与设计 5.3 计数器 5.4 寄存器,5.1 概述,1、时序电路的特点,时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。,2、时序电路逻辑功能的表示方法,时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。,逻辑表达式有：,3、时序电路的分类,（1） 根据时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 异步时序电路中，各个触发器的
2、时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,5.2 时序逻辑电路的分析与设计,时序电路的分析步骤,计算,4,5.2.1 时序逻辑电路的分析方法,例,时钟方程：,输出方程：,输出仅与电路现态有关
3、，为穆尔型时序电路。,同步时序电路的时钟方程可省去不写。,驱动方程：,1,写方程式,2,求状态方程,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0,4,画状态图、时序图,状态图,5,电路功能,时序图,有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即： 0000010
4、11111110100000 所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。,例,输出方程：,输出与输入有关，为米利型时序电路。,同步时序电路，时钟方程省去。,驱动方程：,1,写方程式,2,求状态方程,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即： 0001101100 当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即： 0011100100 可见
5、，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。,画状态图时序图,例,电路没有单独的输出，为穆尔型时序电路。,异步时序电路，时钟方程：,驱动方程：,1,写方程式,2,求状态方程,D触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即： 000111110101100011010001000 电路具有递减计数功能，是一个3位二进制异步减法计数器。,画状态图、时序图,设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2
6、,4,6,5.2.2 时序逻辑电路的设计方法,时序电路的设计步骤：,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,例,1,建立原始状态图,设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。,状态化简,2,状态分配,3,已经最简。,已是二进制状态。,4,选触发器，求时钟、输出、状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为：,输出方程：,状态方程,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：,电路图,5,检查电路能否自启动
7、,6,将无效状态111代入状态方程计算：,可见111的次态为有效状态000，电路能够自启动。,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输入Y 000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1
8、,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态分配,3,所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。,S0=00S1=01S2=10,4,选触发器，求时钟、输出、状态、驱动方程,选用2个CP下降沿触发的J
9、K触发器，分别用FF0、FF1表示。采用同步方案，即取：,输出方程,状态方程,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,例,设计一个异步时序电路，要求如右图所示状态图。,4,选触发器，求时钟、输出、状态、驱动方程,选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。,输出方程,次态卡诺图,时钟方程：,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,电路图,5,检查电路能否自启动,6,将无效状态110、111代入输出方程和状态方程计算：,电
10、路能够自启动。,特性方程：,时序电路小结：,时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。 时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。 时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。 时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。,5.3 计
11、数器,5.3.2 二进制计数器,5.3.3 十进制计数器,5.3.4 N进制计数器,5.3.1 计数器的特点与分类,在数字电路中，能够记忆输入脉冲个数的电路称为计数器。,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,5.3.2 二进制计数器,1、二进制同步计数器,3位二进制同步加法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=1时，在
12、下一个CP触发沿到来时翻转。,FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步加法计数器,驱动方程,输出方程,3位二进制同步减法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=0时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步减法计数器,驱动方程,输出方程,3位二进制同步可逆计数器,输出方程,电路图
13、,4位集成二进制同步加法计数器74LS161/163,74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。,双4位集成二进制同步加法计数器CC4520,CR=1时，异步清零。,CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。,CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。,CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。,4位集成二进制同步可逆计数器74LS191,4位集成二进制同步可逆计数器74LS193,2、二进制异步计数器,3位二进制异步加法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、F
14、F2表示。,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次，,FF1在Q0由1变0时翻转，,FF2在Q1由1变0时翻转。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。,驱动方程：,电路图,3位二进制异步减法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次，,FF1在Q0由0变1时翻转，,FF2在Q1由0变1时翻转。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。,驱动方程：,电
15、路图,二进制异步计数器级间连接规律,4位集成二进制异步加法计数器74LS197,选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。,5.3.3 十进制计数器,1、十进制同步计数器,状态图,输出方程：,时钟方程：,十进制同步加法计数器,状态方程,电路图,比较，得驱动方程：,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,十进制同步减法计数器,选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。,状态图,输出方程：,时钟方程：,状态方程,次态卡诺图,比较，得驱动方程：,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,电路图,十进制同步可逆计数器,集成十进制同步计数器,集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161
