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1、第4章 触 发 器,4.1 触发器的电路结构及工作原理 4.2 触发器的功能分类及相互转换,在数字系统中，除了广泛使用数字逻辑门部件输出信号。还常常需要记忆和保存这些数字二进制数码信息，这就要用到另一个数字逻辑部件：触发器。数字电路中，将能够存储一位二进制信息的逻辑电路称为触发器（flipflop）。它是构成时序逻辑电路的基本单元。,4.1 触发器的电路结构及工作原理,4.1.1 基本RS触发器 基本RS触发器是构成各种功能触发器的最基本的单元，故称基本触发器。,1.电路结构和工作原理 （1）电路结构 基本RS触发器是由两个与非门G1、G2交叉耦合构成的。其逻辑图和逻辑符号如图4.1所示。它与
2、组合电路的根本区别在于，电路中有反馈线。,图4.1 与非门组成的基本RS触发器,（2）工作原理 综上所述，基本RS触发器特点如下。 触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。 电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 在稳定状态下两个输出端的状态必须是互补关系，即有约束条件。,还可以用或非门的输入、输出端交叉耦合连接构成置0、置1触发器。其逻辑图和逻辑符号如图4.2所示。,图4.2 或非门组成的基本RS触发器,综上所述，基本RS触发器具有复位（Q=0）、置位（Q=1）、保持原状态3种功能，R
3、为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。,4.1.2 同步RS触发器 在实际应用中，常需要用一个像时钟一样准确的控制信号来控制同一电路中各个触发器的翻转时刻，这就要求再增加一个控制端。通常把控制端引入的信号称为时钟脉冲信号，简称为时钟信号，用CP（Clock Pulse）表示。,1.同步RS触发器的电路结构和工作原理 （1）电路结构,图4.5同步RS触发器,（2）逻辑功能分析 同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向，即转换为何种次态；CP控制状态转换的时刻，即何时发生转换。,2.触发器逻辑功能描述方法 （1
4、） 特性方程 触发器次态Qn+1与输入状态R、S及现态Qn之间逻辑关系的最简逻辑表达式称为触发器的特性方程。,（2） 驱动表 所谓驱动是指已知某时刻触发器从现态Qn转换到次态Qn+1，应在输入端加上什么样的信号才能实现。驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。 驱动表是特性表和特性方程的另一种表现形式。,（3） 状态转换图 状态转换图是描述触发器的状态转换关系及转换条件的图形，它表示出触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。它形象地表示了在CP控制下触发器状态转换的规律。 同步RS触发器的状态转换图如图4.7所
5、示。,图4.7 同步RS触发器的状态转换图,（4） 时序波形图 触发器的功能也可以用输入、输出波形图直观地表现出来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关系的工作波形图叫时序图。同步RS触发器的时序图如图4.8所示。,图4.8 同步RS触发器的时序波形图,画Q波形时要注意： Q初始状态没有给定时，可以预先假设。 根据状态表、状态图或特性方程确定次态。 时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。,综上所述，描写触发器逻辑功能的方法主要有特性表、特性方程、驱动表、状态转换图和波形图（又称时序图）等5种。它们之
6、间可以相互转换。,3.触发器初始状态的预置 异步置位端和异步复位端,具有最高的优先级。如图4.9所示。,图4.9 同步RS触发器,4. D锁存器（双稳态锁存器） 为了解决R、S之间有约束的问题，可将同步RS触发器接成D锁存器的形式。,图4.10D锁存器的逻辑图,5.同步触发器存在空翻的问题 对触发器而言，在一个时钟脉冲作用下，要求触发器的状态只能翻转一次。而同步触发器在一个时钟周期的整个高电平期间（CP=1），如果R、S端输入信号多次发生变化，可能引起输出端状态翻转两次或两次以上，时钟失去控制作用，这种现象称“空翻”现象，如图4.11所示。,图4.11 同步RS触发器的空翻波形,要避免“空翻”
7、现象，则要求在时钟脉冲作用期间，不允许输入信号（R、S）发生变化；另外，必须要求CP的脉宽不能太大，显然，这种要求是较为苛刻的。 由于同步触发器存在空翻问题，限制了其在实际工作中的作用。为了克服该现象，对触发器电路作进一步改进，进而产生了主从型、边沿型等各类触发器。,4.1.3 主从触发器和边沿触发器 主从触发器由两级触发器构成，其中一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补。 1.主从JK触发器 （1）电路结构 如图4.12所示，从整体上看，该电路上下对称，它由上、下两级同步RS触发器和一个非门组成。,图4.12 主从JK触发器,
8、（2）工作原理 由此可见，触发器的状态转换分两步完成：CP=1期间接受输入信号，而状态的翻转只在CP下降沿发生，克服同步RS触发器空翻现象。,（3）逻辑功能分析 基于主从型JK触发器的结构，分析其逻辑功能时只需分析主触发器的功能即可。,（4）主从JK触发器存在的问题 一次变化现象 如图4.14所示，假设触发器的现态Qn=0，当J=0，K=0时，根据JK触发器的逻辑功能应维持原状态不变。但是，在CP=1期间若遇到外界干扰，使J由0变为了1，主触发器则被置成了1状态。当正脉冲干扰消失后，输入又回到J=K=0，此时主触发器维持已被置成的1状态。当CP脉冲下降沿到来后，从触发器接收主触发器输出，状态变
9、为1状态，而不是维持原来的0状态不变。,图4.14 主从JK触发器的一次翻转,2.边沿触发器 边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。,（1）电路结构与工作原理,图4.15 D触发器的逻辑图,综上所述，该触发器是在CP上升沿前接受输入信号，上升沿时触发翻转，上升沿后输入即被封锁，即该触发器接受输入数据和改变输出状态均发生在CP的上升沿，因此称其为边沿触发方式。由于其完成的是D型触发器的逻辑功能，因而称边沿触发的D触发器
10、。,（2）逻辑功能描述 D触发器的特性方程为：Qn+1=D，由于它的新状态就是前一时该输入状态，故又称此触发器为数据触发器或延迟触发器。 状态转换图如图4.16所示 。,图4.16 D触发器的状态转换图,4.2 触发器的功能分类及相互转换,4.2.1 触发器的功能分类 从前几节的分析可以看出，触发器信号输入的方式不同（有单端输入的，也有双端输入的），触发器的状态随输入信号翻转的规律也不同，因此，它们的逻辑功能也不完全一样。,1.按照逻辑功能分类 按照逻辑功能的不同特点，通常将时钟控制的触发器分为RS、JK、D、T 4种类型。 如果将JK触发器的J和K相连作为T输入端就构成了T触发器，如图4.1
11、8所示。,图4.18 用JK触发器构成的T触发器,2.按照电路结构分类 触发器按照电路结构不同，可以分为基本RS触发器、同步触发器、主从型触发器、边沿触发器等几种类型。触发器的电路结构不同，其触发翻转方式和工作特点也不相同。具有某种逻辑功能的触发器可以用不同的电路结构实现，同样，用某种电路结构形式也可以构造出不同逻辑功能的触发器。,4.2.2不同类型时钟触发器的相互转换 触发器按功能分有RS、JK、D、T、T 5种类型，但最常见的集成触发器是JK触发器和D触发器。T、T触发器没有集成产品，需要时，可用其他触发器转换成T或T触发器。JK触发器与D触发器之间的功能也是可以互相转换的。所谓逻辑功能的
12、转换，就是将一种类型的触发器，通过外接一定的逻辑电路后转换成另一类型的触发器。触发器类型转换的示意图如图4.19所示。,图4.19 触发器类型转换示意图,转换步骤为 写出已有触发器和待求触发器的特性方程。 变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。 比较已有触发器和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。 根据转换逻辑画出逻辑电路图。,1.从JK触发器转换成其他功能的触发器 （1）从JK型到D型的转换 （2）从JK型到T（T）型的转换 （3）从JK触发器到RS触发器转换,图4.20 JK触发器转换成其他功能的触发器,图4.21 JK触发器转换成RS功能的触
13、发器,2.从D触发器转换成其他功能的触发器 （1）从D型到JK型的转换 （2）从D型到T型的转换 （3）从D型到T型的转换,图4.22 D触发器转换成其他功能的触发器,4.2.3 集成触发器及主要参数 1.集成触发器举例 （1）TTL主从JK触发器74LS72,图4.23 TTL主从JK触发器74LS72,（2）集成边沿JK触发器 74LS112为CP下降沿触发。图中英文字母前的相同数字表示是一组逻辑。如1J、1K、1Q表示一个触发器。74LS112的引脚排列图如图4.24所示 。,图4.24 集成边沿JK触发器引脚排列图,（3）高速CMOS边沿D触发器74HC74,图4.25 74HC74的引脚排列图,2.集成触发器的主要参数 （1） 直流参数 电源电流ICC 目前规定，所有输入端和输出端悬空时电源向触发器提供的电流为电源电流ICC。它表明该电路的空载功耗。 低电平输入电流（即输入短路电流）IIL 高电平输入电流IIH 输出高电平VOH和输出低电平VOL,（2）开关参数 最高时钟频率fmax 建立时间tset和保持时间tH 对时钟信号的延迟时间（tCPLH和tCPHL）,
